【正文】 ng. Digital modulation means relocating baseband signal to clipped wave of high frequency so that the low frequency weight of baseband signal can be declined, signal and channel’s features are matched, and signal is transferred in channel. Demodulation refers to that the recipient makes modulated signal relocate from carrier wave signal of high frequency and return to baseband signal. We aim at realizing the modulation and demodulation of 2ASK、 2FSK、 2PSK and DPSK in VHDL language. VHDL(VeryHighSpeed Integrated Circuit Hardware Description) is a standard language describing hardware programming through Quartus Ⅱ software to finish 2ASK、 2FSK、 2PSK and DPSK modulation and demodulation. And the design of logic circuit will be pleted if bined with the piled modulation and demodulation process. After the analysis of the current program, checkup of grammatical errors, analysis and pilation, analysis and synthesis, and adaptation, the entire pilation will be III achieved. Timing sequence can be simulated in Quartus Ⅱ and we get the clear analysis of the simulated wave form based on the principle in 2ASK、 2FSK、 2PSK and DPSK’s modulation and demodulation, and analyze the validity of wave form. Key words: 2ASK。2PSK。 simulation。 VHDL language 第 1 頁，共 54 頁 1 緒論 設(shè)計的意義與背景 隨著當(dāng)今電子信息技術(shù)的快速發(fā)展，現(xiàn)代計算機技術(shù)與微電子技術(shù)的結(jié)合越來越緊密，而利用高層次的 VHDL/Verilog 語言等硬件描述語言對于現(xiàn)場課編程門陣列（ FPGA）和復(fù)雜可編程邏輯器件（ CPLD）進行設(shè)計，使之成為集成電路（ ASIC），這很大程度上縮短了設(shè)計的開發(fā)周期和開發(fā)的成本。 VHDL 主要用于描述 數(shù)字系統(tǒng) 的結(jié)構(gòu)，行為，功能和接口。VHDL 的程序結(jié)構(gòu)特點是將一項工程設(shè)計，或稱設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（或稱可視部分，及端口）和內(nèi)部（或稱不可視部分），既涉及實體的內(nèi)部功能和算法完成部分。這種將設(shè)計實體分成 內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計 的基本點。 EDA 技術(shù)主要應(yīng)用于輔助設(shè)計三方面的工作： IC 技術(shù)、 PCB 設(shè)計、電子電路系統(tǒng)設(shè)計，將硬件設(shè)計軟件化，使之在電子系統(tǒng)設(shè)計中能過突破一些技術(shù)瓶頸，加速了通信系統(tǒng)的設(shè)計速率，提高了產(chǎn)品的性價比。 目前通信傳輸早已不是單一的語音傳輸，而是包括了圖像、文字、視頻等復(fù)雜業(yè)務(wù)的傳輸，所以對通信系統(tǒng)的性能的要求越來越高，而數(shù)字頻帶系統(tǒng)作為一切數(shù)字通信傳輸?shù)幕A(chǔ)，無論在多么復(fù)雜的數(shù)字通信傳輸中數(shù)字頻帶系統(tǒng)永遠都會存在，掌握數(shù)字頻帶系統(tǒng)的原理以及設(shè)計，對于復(fù)雜的通信系統(tǒng)設(shè)計具有基礎(chǔ)性的作用，學(xué)好它也有利于認識和理解以后日新月異的通信產(chǎn)品，對以后再通信領(lǐng)域的發(fā)展有重要的意義。 在設(shè)計基于 VHDL 的數(shù)字頻帶系統(tǒng)的基礎(chǔ)上，深入的了解關(guān)于 FPGA 可編程邏輯電路的運用，能夠自己 獨立運用 VHDL 設(shè)計一些在日常生活中和通信、電子技術(shù)的一些常用的數(shù)字電路模型。 在 時域 中 調(diào)制就是用基帶信號去控制載波信號的某個或幾個參量的變化，將信息荷載在其上形成已調(diào)信號傳輸，而解調(diào)是調(diào)制的反過程，通過具體的方法從已調(diào)信號的參量變化中將恢復(fù)原始的基帶信號。該信 號稱為已調(diào)信號，而基帶信號稱為調(diào)制信號。調(diào)制過程用于通信系統(tǒng)的發(fā)端。該過程稱為調(diào)制解調(diào) 計算機內(nèi)的信息是由 “0”和 “1”組成數(shù)字信號，而在電話線上傳遞的卻只能是模擬電信號（模擬信號為連續(xù)的，數(shù)字信號為間斷的）。這個數(shù)模轉(zhuǎn)換器就是我們這里要討論的 Modem。經(jīng)過調(diào)制的信號通過電話載波傳送到另一臺計算機之前，也要經(jīng)由接收方的 Modem 負責(zé)把模擬信號還原為計算機能識別的數(shù)字信號，這個過程我們稱 “解調(diào) ”，也稱 A/D 轉(zhuǎn)換。 數(shù)字調(diào)制與解調(diào)的常用方法 由于數(shù)字調(diào)制具有離散值的特點，數(shù)字調(diào)制的方法有兩種： （ 1） 利用模擬調(diào)制的方法來實現(xiàn)數(shù)字調(diào)制，即把數(shù)字調(diào)制看 成模擬調(diào)制的一種特列，把數(shù)字信號當(dāng)成模擬信號的一種特殊情況來處理。 解調(diào)的方式分為相干解調(diào)和非相干解調(diào) : （ 1）相干解調(diào) 相干解調(diào)（ Coherent Demodulation）所謂相干，泛泛地說就是相互干擾，相干解調(diào)是指利用乘法器，輸入一路與載頻相干（同頻同相）的 參考信號與載頻相乘。因此相干解調(diào)需要接收機和載波同步；而非相干解調(diào)不使用乘法器，不需要接收機和載波同步 （ 2） 非相干解調(diào) 在通信系統(tǒng)中，接收端想要從被調(diào)制的高頻信號中恢復(fù)出原來的數(shù)字基帶信號，就需要對接收信號進行解調(diào)。 非相干解調(diào)是解調(diào)方法的一種，是相對相干解調(diào)而言的，非相干解 調(diào)是通信原理中的一種重要的解調(diào)方法，無論在模擬系統(tǒng)和數(shù)字系統(tǒng)中都非常重要。 2ASK 的調(diào)制與解調(diào) 1. ASK 調(diào)制的原理 鍵控是利用載波的幅度變化來傳遞數(shù)字信息，其頻率和初始相位保持不變，在 2ASK 第 5 頁，共 54 頁 中，載波幅度只有兩種變化狀態(tài)，分別對應(yīng)二進制信息“ 0”和“ 1”。與模擬信號的接收系統(tǒng)相比，這里增加了一個“抽樣判決器方框”，這對于提高數(shù)字信號的接收性能是很有必要的。在 2FSK 中，載波的頻率隨二進制基帶信號在 f1 和 f2 兩個頻率點間變 化。在頻移鍵控中 和 不攜帶任何信息，通常為零。一種是才用模擬調(diào)制電 路來實現(xiàn)，這里不再闡述。（稱為連續(xù)相位的 FSK），而鍵控法產(chǎn)生的 2FSK 信號，是由電子開關(guān)在兩個獨立的頻率源之間轉(zhuǎn)換形成，故相鄰碼元之間的相位不一定連續(xù)。其解調(diào)的原理是將 2FSK信號分為上下兩路 2ASK 信號分別進行解調(diào)，然后進行判決。相干解調(diào)和非相干解調(diào)法的原理圖分別如圖 36 和 37 所示 輸入 定時脈沖 輸出 圖 36 用相干解調(diào)法實現(xiàn) 2FSK 的解調(diào)原理框圖 低通濾波器 相乘器 低通濾波器 相乘器 BPF BPF 抽樣判決器 振蕩器 選通開關(guān) 反相器 選通開關(guān) 振蕩器 相加器 振蕩器 選通開關(guān)反相器選通開關(guān)振蕩器 第 9 頁，共 54 頁 輸入 定時脈沖 輸出 圖 37用非相干解調(diào)法實現(xiàn) 2FSK的解調(diào)原理框圖 2CPSK 的調(diào)制與解調(diào) 1. CPSK 調(diào)制的原理 相移鍵控是利用載波的相位變化來傳輸數(shù)字信息的，而振幅和頻率保持不變。因此， 2CPSK信號的時域的 表達式為 ( t ) =Acos( t + ) （ 213） 其中， 表示第 n 個信號的絕對相位： 0 發(fā)送“ 0”時 = （ 214） 1 發(fā)送“ 1”時 所以， 2CPSK 表達式又可以寫成 ： Acos t 概率為 P ( t ) = （ 215） — Acos t 概率為 1— P 由于表示信號的兩種碼元的波形相同，極性相反，故 2CPSK 信號一般可以表述為一個雙極性全占空比矩形脈沖與一個正弦載波相乘，即 ( t )= s (t) cos t （ 216） 其中 s(t) = g(t n ) 這里 g(t)是脈沖寬度為 的單個矩形脈沖，而 的統(tǒng)計特性為 BPF BPF 包絡(luò)檢波器 包絡(luò)檢波器 抽樣判決器 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計 第 10 頁，共 54 頁 概率為 P = （ 217） 1 概率為 1— P 即發(fā)送二進制符號“ 0”時（ 取 +1）， ( t )取 0 相位；發(fā)送二進制符號“ 1”時（ 取 1）， ( t )取 相位。 對于 2CPSK調(diào)制的原理圖和 2ASK信號產(chǎn)生的方法相比較，只是對 s(t)的要求不同，在 2ASK 中 s(t)是單極性的，而在 2CPSK 中 s(t)是雙極性的基帶信號。由于它利用未調(diào)載波相位的絕對值表示數(shù)字信息，所以稱為絕對相移。所以 2CPSK 難以實用。 2DPSK 是利用前后相鄰碼元的載波相對相位變化數(shù)字信息，又叫相對相移鍵控。也就是說， 2DPSK 信號的相位并不直接代 表基帶信號，而前抽樣 判決器 低通 濾波器 相乘器 帶通 濾波器 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計 第 12 頁，共 54 頁 后碼元的相對相位差才確定唯一的信息符號。 對于 2DPSK 的調(diào)制，先對二進制基帶信號進行差分編碼，即把數(shù)字信號序列的絕對碼變?yōu)橄鄬Υa，然后再根據(jù)相對碼進行絕對調(diào)相，從而產(chǎn)生二進制差分相移鍵控信號，2DPSK 調(diào)制的原理框圖如圖 311 所示 0 開關(guān) (t) S(t) 圖 311用鍵控法實現(xiàn) 2DPSK調(diào)制原理框圖 2. DPSK 解調(diào)的原理 2DPSK 也有兩種解調(diào)方法：一種是相干解調(diào)（極性比較法）加碼變換法；還有一種是差分相干解調(diào)法（相位比較法）。在解調(diào)的過程中，由于載波的相位模糊性的影響，使得解調(diào)出的相對碼也可能是“ 1” 和“ 0”的倒置，但經(jīng)差分譯 碼（碼反變換）得到的絕對碼不會發(fā)生任何倒置的現(xiàn)象，從而解決了相位模糊問題。 帶通 濾波器 相乘器 低通 濾波器 抽樣 判決器 延遲 數(shù)字頻帶系統(tǒng)的 建模與 設(shè)計 第 14 頁，共 54 頁 3 FPGA和 VHDL 以及 QuartusⅡ 簡介 FPGA 簡介 1 FPGA 是什么 FPGA（ Field－ Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在 PAL、 GAL、CPLD 等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。以硬件描述語言（ Verilog 或 VHDL）所完成的電路設(shè)計，可以經(jīng)過簡單的綜合與布局，快速的 燒錄 至 FPGA 上進行測試，是現(xiàn)代 IC 設(shè)計驗證 的技術(shù)主流。在大多數(shù)的 FPGA 里面，這些可編輯的元件里也包含記憶元件例如 觸發(fā)器 （ Flip－ flop）或者其他更加完整的記憶塊。一個出廠后的成品 FPGA 的邏輯塊和連接可以按照設(shè)計者而改變，所以 FPGA 可以完成所需要的邏輯功能。但是他們也有很多的優(yōu)點 比如 可以快速成品，可以被修改來改正程序中的錯誤和更便宜的造價。因為這些芯片有比較差的可編輯能力，所以這些設(shè)計的開發(fā)是在普通的 FPGA 上完成的，然后將設(shè)計轉(zhuǎn)移到一個類似于 ASIC 的芯片上。 FPGA 采用了 邏輯單元 陣列 LCA（ Logic Cell Array）這樣一個概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output