【正文】 即將初始值10賦予變量。不同類型之間的數(shù)據(jù)不可直接代入，連接不同數(shù)據(jù)類型的信號(hào)為非法。1. 定義數(shù)據(jù)類型在std庫中有一個(gè)標(biāo)準(zhǔn)程序包，其中定義了一些預(yù)定義的數(shù)據(jù)類型。常用的預(yù)定義的數(shù)據(jù)類型如下：(1)整數(shù)(Integer) VHDL的算術(shù)運(yùn)算符均定義范圍為32位的整數(shù)。 (2)實(shí)數(shù)(Real) ~+。 (3)位(Bit)和位矢量(Bit_Vector) 位和位矢量類型的通用性強(qiáng)。 (4)布爾(Boolean) 布爾數(shù)據(jù)類型經(jīng)常用于邏輯關(guān)系運(yùn)算中，其取值只有TRUE或FALSE。例如將字符A賦給變量C，聲明如下： variable C： character；然后執(zhí)行賦值操作： C：= ′A′； 其中字符A放在單引號(hào)中。在IEEE庫中的程序包STD_LOGIC_1164中定義了包含高阻(‘Z’)和不定(‘X’)狀態(tài)的標(biāo)準(zhǔn)邏輯位和邏輯矢量數(shù)據(jù) STD_LOGIC和STD_ LOGIC_VECTOR類型。3. 用戶定義的數(shù)據(jù)類型 VHDL允許用戶根據(jù)芯片的資源和實(shí)際的需要定義數(shù)據(jù)類型。這種類型適合表示有限狀態(tài)機(jī)的狀態(tài)，有助于改善復(fù)雜電路的可讀性。例如將上述語句中的stO編碼為0，以后的元素依次加1。在實(shí)際應(yīng)用中，由于數(shù)據(jù)類型的取值范圍比較小，故應(yīng)重新定義。例如，有很多開始學(xué)習(xí)編寫VHDL程序的初學(xué)者，往往忘記添加定義整數(shù)類型名的約束范圍，編寫程序后，綜合也可通過。這是因?yàn)椴患蛹s束范圍時(shí)，EDA開發(fā)軟件將該整數(shù)類型名的整數(shù)范圍定義為默認(rèn)范圍，占用芯片內(nèi)部的資源非常多。例如：TYPE matrix IS ARRAY (1 TO 8，1 TO 8) OF BIT；TO指定下標(biāo)以升序變化，按低到高的順序排列8個(gè)元素。向量最高位的下標(biāo)值最大，并且處于向量的最左邊。 (2)過程和函數(shù)。 (4)實(shí)體、結(jié)構(gòu)體、配置和程序包。(6)語句標(biāo)號(hào)。預(yù)定義的屬性類型有：類型(TYPES)、數(shù)組、信號(hào)和字符串。 T′RIGHT：T中最右端的值。 T′LOW：T中的最小值。 T′VAL(n)．T中位置為n的值。 T′PRED(n)：得到的值為T′VAL(T′POS(n)1)。 T′RIGHTOF(n)：得到靠近輸入n的右邊的值。 A′RIGHT(n)：索引號(hào)n的區(qū)間的右端位置序號(hào)。 A′LOW(n)：索引號(hào)n的區(qū)間的低端位置序號(hào)。 A′RANGE(n)：索引號(hào)n的區(qū)間的范圍。s′STABLE(t)：在t個(gè)時(shí)間單位內(nèi)，如果沒有時(shí)間發(fā)生，返回TRUE：否則返回FALSE。s′TRANSACTION：建立一個(gè)BIT類型的信號(hào)，當(dāng)s每次改變時(shí)，該BIT信號(hào)翻轉(zhuǎn)。事件(EVENT)要求信號(hào)值發(fā)生變化。信號(hào)的活躍(ACTIVE)指信號(hào)值的任何變化。s′LAST_VALUE：該信號(hào)在最近一個(gè)事件發(fā)生以前的值。例如： 表示一個(gè)上升沿時(shí)鐘clk：clk′EVENT AND clk=′1′； ——一種方法NOT clk′STABLE AND clk=′1′； ——另—種方法 表示一個(gè)下降沿時(shí)鐘clk：clk′EVENT AND clk=′0′；. VHDL 運(yùn) 算 符 VHDL 為 構(gòu) 造 計(jì) 算 數(shù) 值 的 表 達(dá) 式 提 供 了 許 多 預(yù) 定 義 運(yùn) 算 符。 分 組 算 符 運(yùn) 算 二 元 運(yùn) 算 符+*/modrem** 加 減 乘 除 求 模 求 余 乘 方 一 元 運(yùn) 算 符+abs 正 號(hào) 負(fù) 號(hào) 求 絕 對(duì) 值 關(guān) 系 運(yùn) 算 符=/=== 相 等 不 等 小 于 大 于 小 于 等 于 * 大 于 等 于 二 元 邏 輯 運(yùn) 算andornandnorxor 邏 輯 與 邏 輯 或 與 非 或 非 異 或 一 元 邏 輯 運(yùn) 算not 求 補(bǔ) 連 接amp。用于位的連接。例如：a 和 b 都是具有兩位長度的位矢量，用連接符號(hào)連接后 （y = a amp。），y(3) = a(1)， y(0)= b(0)。. 庫 (LIBRARY)庫 是 專 門 存 放 預(yù) 編 譯 程 序 包 (package) 的 地 方, 這 樣 它 們 就 可 以 在 其 它 設(shè) 計(jì) 中 被 調(diào) 用。 一般使用程序包中的數(shù)據(jù)類或子程序時(shí)，需要首先聲名程序包所在的庫（使用LIBERARY語句）和程序包的名稱（使用USE語句, USE 語 句 后 跟 保 留 字 ALL, 表 示 使 用 庫/ 程 序 包 中 的 所 有 定 義。 IEEE 標(biāo) 準(zhǔn) 庫 的 標(biāo) 志 名 USE 。 前兩條語句表示打開IEEE標(biāo)準(zhǔn)庫中的std_logic_1164程序包中的所有資源。 VHDL語言描述的對(duì)象稱為實(shí)體（ENTITY），實(shí)體可以代表如CPU那樣的復(fù)雜電路，也可以代表一塊電路板、一個(gè)芯片或一個(gè)門電路。實(shí)體說明部分規(guī)定了設(shè)計(jì)單元的公共信息（輸入輸出端口信號(hào)或引腳），而結(jié)構(gòu)體部分定義了設(shè)計(jì)單元具體的內(nèi)部特性。其結(jié)構(gòu)如下：ENTITY 實(shí)體名 IS[類屬參數(shù)說明]；[端口說明]；END 實(shí)體名；實(shí) 體的 通 信 點(diǎn) 是 端 口 (PORT) ，端口說明是對(duì)基本設(shè)計(jì)實(shí)體單元與外部接口的描述，一般書寫格式為：PORT ( 端口名，端口名，…：模式 數(shù)據(jù)類型名。 … 端口名，端口名，…：模式 數(shù)據(jù)類型名。每 個(gè) 端 口 必 須 定 義 ：216。 屬 性: 它 包 括178。 類 型 (TYPE): 端 口 所 采 用 的 數(shù) 據(jù) 類 型。 端 口 模 式 (MODE) 有 以 下 幾 種 類 型：252。 OUT 信 號(hào) 輸 出 到 實(shí) 體 外 部，但 不 會(huì) 在 內(nèi) 部 反 饋 使 用252。 BUFFER 信 號(hào) 輸 出 到 實(shí) 體 外 部, 但 同 時(shí) 也 在 實(shí) 體 內(nèi) 部 反 饋 VHDL語言有10種數(shù)據(jù)類型，在邏輯電路設(shè)計(jì)中可以用std_logic說明的位邏輯數(shù)據(jù)bit，也可以使用 std_logic_vector 說明的位矢量 bit_vector 。 IEEE庫USE 。 clk,reset,oe: IN std_logic。 ad: INOUT std_logic_vector (15 downto 0)。 as: OUT std_logic )。 結(jié) 構(gòu) 體 (Architecture)結(jié)構(gòu)體描述了實(shí)體中具體的邏輯功能，格式如下：ARCHITECTURE 結(jié)構(gòu)體名 of 實(shí)體名 is[定義語句] 內(nèi)部信號(hào)，常數(shù)，數(shù)據(jù)類型等的定義；BEGIN[并發(fā)處理語句]；END 結(jié)構(gòu)體名。例 結(jié)構(gòu)體描述方法舉例 ENTITY logic IS PORT ( a,b : IN std_logic。 z: OUT std_logic_vector (3 downto 0))。ARCHITECTURE behavior of logic isBEGIN y = (a AND b)。 x = ‘1’。END behavior。VHDL中的順序語句有： 信號(hào)賦值語句格式為： 信號(hào)名 = 信號(hào)變量表達(dá)式賦值符號(hào)兩邊信號(hào)量的類型和長度應(yīng)該一致。賦值符號(hào)也可為任何對(duì)象賦初值。elsif (sel = “01”) then step = b。else step = d。END PROCESS。每一個(gè)“IF”語句都必須有一個(gè)對(duì)應(yīng)的“END IF” 語句。END CASE。例 CASE語句舉例 library ieee。 entity mux is port (a,b,c : in std_logic。 end mux。 BEGIN decode: PROCESS (a, b, c, option) BEGIN CASE option IS WHEN 00 = output = a。 WHEN 10 = output = c。039。 END PROCESS decode。 WAIT 語句 進(jìn)程（PROCESS）的執(zhí)行過程可以由WAIT等待語句控制，WAIT語句有以下4種格式： WAIT : 無限等待； WAIT ON （信號(hào)名表）：當(dāng)其中任何一個(gè)信號(hào)發(fā)生變化，激活該進(jìn)程； WAIT UNTIL （條件表達(dá)式）：當(dāng)條件表達(dá)式的取值為真時(shí)，激活該進(jìn)程； WAIT FOR （時(shí)間表達(dá)式）： 給出了進(jìn)程被掛起的最長時(shí)間，一旦超過該值，則激活進(jìn)程。在此主要講述常用的 WHENELSE 語句和 WITHSELECTWHEN 語句。例 用WHENELSE語句描述四選一多路選擇器 library ieee。 entity mux4 is port( a,b,c,d,I,j: IN std_logic。 end mux4。 begin s = Iamp。 x = a when ( s = “00” ) else b when ( s = “01” ) else c when ( s = “10” ) else d。 WITHSELECTWHEN 語 句 選擇型信號(hào)賦值語句用于并行的信號(hào)賦值，其格式為：with 表達(dá)式 select 信號(hào)名 = 表達(dá)式1 when 條件1 else 表達(dá)式2 when 條件2 else 表達(dá)式3 when 條件3 else ┅表達(dá)式n1 when 條件n1 else 表達(dá)式n when 條件n else 注：WITHSELECTWHEN 必 須 指 明 所 有 互 斥 條 件例 WITHWHENELSE語句舉 例 四 選 一 多 路 開 關(guān) (mux) library ieee。 entity mux is port (a, b, c, d: in std_logic。 x: out std_logic )。 architecture archmux of mux is begin with s select x = a when “00”, x 根 據(jù) s 的 不 同 而 賦 值 b when “01”, c when “10”, d when “11”。小結(jié)：幾種語句的比較 語句WithselectwhenWhenelseIfelseCasewhen選擇條件一個(gè)信號(hào)的不同值，互斥多個(gè)信號(hào)多種組合，不必互斥多個(gè)信號(hào)多種組合，不必互斥一個(gè)信號(hào)的不同值，互斥語句屬性并行并行順序順序用途編碼、譯碼、多路選擇器優(yōu)先編碼器，地址譯碼器優(yōu)先編碼器，地址譯碼器編碼、譯碼、多路選擇器， 結(jié)構(gòu)體的子結(jié)構(gòu)描述一個(gè)結(jié)構(gòu)體可以用多個(gè)子結(jié)構(gòu)組成, 有利于編程和查錯(cuò)。 BLOCK語句 該語句組合結(jié)構(gòu)體中的并行描述語句,可增加并行描述語句及其結(jié)構(gòu)的可讀性,使結(jié)構(gòu)體層次清晰, 對(duì)程序的修改和移植非常有用. 該語句的結(jié)構(gòu)為：塊結(jié)構(gòu)名：BLOCKBEGIN并行語句集…END BLOCK塊結(jié)構(gòu)名。Sel: IN BIT。END mux。BEGINcale:BLOCKBEGIN tmp1 = d0 AND sel。 tmp3 = tmp1 OR tmp2。END BLOCK cale。其中, cale:為塊結(jié)構(gòu)名, SIGNAL 為信號(hào)說明語句的關(guān)鍵字. 進(jìn) 程 (PROCESS)語句進(jìn)程 (PROCESS)用于描述順序(sequential)事件并且包含在結(jié)構(gòu)體中。進(jìn)程語句的結(jié)構(gòu)為： [ 進(jìn)程名 ]：PROCESS（ 敏感信號(hào)1，敏感