【正文】 要而提出的。由于 它具 有 集成度高、編程仿真方便、速度快等優(yōu)點(diǎn) ,使得它在信號(hào)處理、通信以及電力系統(tǒng)中得到了廣泛地應(yīng)用。 液晶器件以其具有工作電壓低、功耗低、顯示信息量大、壽命長(zhǎng)、不產(chǎn)生電磁輻射污染、可以顯示復(fù)雜的文字及圖形等優(yōu)點(diǎn) ,廣泛應(yīng)用在各種儀器儀表、電子設(shè)備和家用電器等方面。因此 ,將兩者結(jié)合起來(lái)實(shí)現(xiàn)功能、工作方式可修改的液晶顯示器有著積極的 意義。該方案硬件電路連接簡(jiǎn)單，軟件程序簡(jiǎn)潔， 對(duì)液晶的控制簡(jiǎn)單 、 穩(wěn)定，且可改動(dòng)性靈活。 系統(tǒng)設(shè)計(jì)平臺(tái)及開發(fā)工具的選擇 1．硬件平臺(tái) 根據(jù) 現(xiàn)有的實(shí)驗(yàn)條件本畢業(yè)設(shè)計(jì)的硬件平臺(tái) 選擇明偉電子公司生產(chǎn)的 FPGA EP1C6 開發(fā)板 。系統(tǒng)采用多層 PCB 板設(shè)計(jì)，完善的電源和時(shí)鐘設(shè)計(jì)，性能穩(wěn)定可靠、結(jié)構(gòu)緊湊美觀。優(yōu)化設(shè)計(jì)使系統(tǒng)調(diào)試方便，配置容易 。 圖 FPGA EP1C6 開發(fā)板 它有如下特點(diǎn)： ① 采用 四層 PCB 板，高密度走線，支持更高時(shí)鐘頻率，預(yù)留用戶晶振焊盤； ② 支持 FPGA 開發(fā)，提供引腳信息和預(yù)留 PLL 資源； ③ 支持 SOPC 開發(fā)，基于 Nios II 軟核處理器或多內(nèi)核的開發(fā)； ④ 支持?jǐn)U展設(shè)計(jì)，數(shù)據(jù)和地址總線外接插針，預(yù)留通用 I/O 焊孔； ⑤ 提供 數(shù)據(jù)接口， 480Mbps 傳輸速度，可以作為算法驗(yàn)證和高速數(shù)據(jù)采集板； 其 外部接口 如下 : 電源接口 : 5V 內(nèi)正極外負(fù)極 串口 : 孔型， 2：發(fā)送， 3：接受， 5：地 USB : 接 EZUSB USB 接 FPGAD+： 5.； D： 6 PS/2: 接 FPGAPS2_DATA:1。 我們將在第二章中具體介紹 Quartus II 開發(fā)工 具。它是作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 FPGA 的基本特點(diǎn)主要有： (1）采用 FPGA 設(shè)計(jì) ASIC 電路，用戶不需要投片生產(chǎn)，就能得到合用的芯片。 (3）FPGA 內(nèi)部有豐富的觸發(fā)器和 I／ O 引腳。 (5） FPGA 采用高速 CHMOS 工藝，功耗低，可以與 CMOS、 TTL 電平兼容。 FPGA 具有靜態(tài)可重復(fù)編程和動(dòng)態(tài)在系統(tǒng)重構(gòu)的特性，使得硬件的功能可以像軟件一樣通過編程來(lái)修改。用單片機(jī)配置 FPGA 器件時(shí)，關(guān)鍵在于產(chǎn)生合適的時(shí)序。 FPGA 是由存放在片內(nèi) RAM 中的程序來(lái)設(shè)置其工作狀態(tài)的，因此，工作時(shí)需要 對(duì)片內(nèi)的 RAM 進(jìn)行編程。加電時(shí)， FPGA 芯片將 EPROM 中數(shù)據(jù)讀入片內(nèi)編程 RAM 中，配置完成后， FPGA 進(jìn)入工作狀態(tài)。 FPGA 的編程無(wú)須專用的 FPGA 編程器，只須用通用的 EPROM、 PROM編程器即可。這樣，同一片 FPGA，不同的編程數(shù)據(jù)，可以產(chǎn)生不同的電路功能。 VHDL 硬件描述語(yǔ)言介紹 VHDL 的全稱是超高速集成電路硬件描述語(yǔ)言 (Very High Speed Integrate Circuit Hardware Description Language)，考慮在 HDL 前添加首字母的縮寫太長(zhǎng)，更重要的是當(dāng)時(shí)考慮軍事保密的原因，因此該語(yǔ)言簡(jiǎn)稱為 VHDL。 硬件描述語(yǔ)言 HDL 是 EDA 技術(shù)的重要組 成部分，常見的 HDL 語(yǔ)言有 VHDL、 Verilog HDL、 AHDL等，其中 VHDL、 Verilog HDL 在現(xiàn)在的 EDA 設(shè)計(jì)中使用最多，也擁有幾乎所有主流 EDA 工具的支持?，F(xiàn)在 VHDL 和 verilog HDL 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語(yǔ)言，得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實(shí)上的通用硬件描述語(yǔ)言。 VHDL 允許以下三種描述方式 :結(jié)構(gòu)描述 :描 述該設(shè)計(jì)單元的硬件結(jié)構(gòu)，即該硬件是如何構(gòu)成的。 行為描述 :描述該設(shè)計(jì)單元的功能，即該硬件能做些什么。 數(shù)據(jù)流方式 :以類似于寄存器傳輸級(jí)的方式描述數(shù)據(jù)的傳輸和變換 。 VHDL 具有與具體硬件電路無(wú)關(guān)和與設(shè)計(jì)平臺(tái)無(wú)關(guān)的特性，并具有良好的電路行為描述和系統(tǒng)描述能力，并在語(yǔ)言易讀性和層次化結(jié)構(gòu)化設(shè)計(jì)方面，表現(xiàn)了強(qiáng)大的生命力和應(yīng)用潛力。用VHDL 進(jìn)行電子系統(tǒng)設(shè)計(jì)的一個(gè)很大的優(yōu)點(diǎn)是設(shè)計(jì)者可以專心致力于其功能的實(shí)現(xiàn)，而不 需要對(duì)不影響功能的工藝有關(guān)的因素花費(fèi)過多的時(shí)間和精力。 VHDL中設(shè)計(jì)實(shí)體 (design entity)的概念、程序包 (Package)的概念、設(shè)計(jì)庫(kù) (library)的概念為設(shè)計(jì)的分解和設(shè)計(jì)的再利用提供了有力的支持。常見的應(yīng)用有系列檢測(cè)器以及 A/D 采樣控制器設(shè)計(jì)等。 例如： type statetype(s0,s1,s2,s3,s4,s5,s6,s7)。 （ 3）整體結(jié)構(gòu) 包括狀態(tài)信號(hào)量說明、時(shí)鐘進(jìn)程以及組合進(jìn)程三部分組成。 下面介紹一種 三段式寫法的描述方法 . 使用 3 個(gè)進(jìn)程模塊，一個(gè)模塊采用同步時(shí)序描述狀態(tài)轉(zhuǎn)移；第二個(gè)采用組合邏輯判斷狀態(tài)轉(zhuǎn)移條件，描述狀態(tài)轉(zhuǎn)移規(guī)律；第三個(gè)模塊使用同步時(shí)序電路描述每個(gè)狀態(tài)的輸出，該寫法稱為三段式寫法。 圖 三段式描述框圖 2. 分頻計(jì)的設(shè)計(jì) 在數(shù)字邏輯電路設(shè)計(jì)中，分頻器是一種基本電路。整數(shù)分頻器的實(shí)現(xiàn)非常簡(jiǎn)單，可采 用標(biāo)準(zhǔn)的計(jì)數(shù)器，也可以采用可編程邏輯器件設(shè)計(jì)實(shí)現(xiàn)。如進(jìn)行 N 倍 分頻，就可以通過由待分頻的時(shí)鐘觸發(fā)計(jì)數(shù)器計(jì)數(shù)，當(dāng)計(jì)數(shù)器從 0 計(jì)數(shù)到 N 時(shí)，輸出時(shí)鐘進(jìn)行翻轉(zhuǎn)，并給計(jì)數(shù)器一個(gè)復(fù)位 信號(hào)，以使下一個(gè)時(shí)鐘從零開始計(jì)數(shù)。如進(jìn)行三分頻，就可通過待分頻時(shí)鐘上升沿觸發(fā)計(jì)數(shù)器來(lái)進(jìn)行模三計(jì)數(shù)，當(dāng)計(jì)數(shù)器計(jì)數(shù)到鄰近值時(shí)進(jìn)行兩次翻轉(zhuǎn)。這樣，就在計(jì)數(shù)值鄰近的 1 和 2 進(jìn)行了兩次翻轉(zhuǎn)。 FPGA 的設(shè)計(jì)流程 一般來(lái)說，完整的 FPGA 設(shè)計(jì)流程包括電路的設(shè)計(jì)與輸入、功能仿真、綜合、綜合后仿真、實(shí)現(xiàn)、布線后仿真與驗(yàn)證、板級(jí)仿真驗(yàn)證與調(diào)試等主要步驟 。常用的設(shè)計(jì)輸入方法有硬件描述語(yǔ)言（ HDL）和原理圖設(shè)計(jì)輸入方法等。這種方法的優(yōu)點(diǎn)的直觀、便于理解、元器件庫(kù)資源豐 富。更主要的缺點(diǎn)是當(dāng)所選用芯片升級(jí)換代后，所有的原理圖都要做相應(yīng)的改動(dòng)。功能仿真有時(shí)也稱為前仿真。通過仿真能及時(shí)發(fā)現(xiàn)設(shè)計(jì)中的錯(cuò)誤，加快設(shè)計(jì)進(jìn)度，提高設(shè)設(shè)計(jì)的可靠性。 4. 綜合后仿真 綜合完成后需要檢查綜合結(jié)果是否與原設(shè)計(jì)一致，作綜合后仿真。綜合后仿真雖然比功能仿 真精確一些，但是只能估計(jì)門延時(shí)，不能估計(jì)線延時(shí)仿真 結(jié)果與布線后還有一定的差距，并不十分準(zhǔn)確。目前主流綜合工具日益成熟，對(duì)于一般性設(shè)計(jì)，如果設(shè)計(jì)者確信自己表述明確，沒有綜合歧義發(fā)生，則可省略綜合后仿真步驟。 5. 實(shí)現(xiàn)與布局 綜合結(jié)果本質(zhì)是一些由與、或、非門，觸發(fā)器， RAM 等基本邏輯單元組成的邏輯網(wǎng)表，它與芯片實(shí)際的配置情況還有較大差距。因?yàn)橹挥衅骷_發(fā)商最了解器件的結(jié)構(gòu)，所以實(shí)現(xiàn)步驟必須選用器件開發(fā)商提供的工具。 6. 時(shí)序仿真與驗(yàn)證 將布局布線的時(shí)延信息反標(biāo)注到設(shè)計(jì)網(wǎng)表中，所進(jìn)行的仿真就叫時(shí)序仿真或布局布線后仿真，簡(jiǎn)稱后仿真。一般來(lái)說，布線持仿真步驟必須進(jìn)行，通過布線后仿真能檢查設(shè)計(jì)時(shí)序與 FPGA 實(shí)際運(yùn)行情況是否一致，確保設(shè)計(jì)的可靠性和穩(wěn)定性。 8. 調(diào)試與加載配置 設(shè)計(jì)開發(fā)的最后步驟就是在線調(diào)試或者將生成的配置文件寫入芯片中進(jìn)行測(cè)試。傳統(tǒng)的邏輯功能板級(jí)驗(yàn)證手段是用邏輯分析儀信號(hào)，設(shè)計(jì)要求 FPGA 和 PCB 設(shè)計(jì)人員保留一定數(shù)量 FPGA 管腳作為測(cè)試管腳，編寫FPGA 代碼時(shí)將需要觀察的信號(hào)作為模塊的輸出信號(hào)，在綜合實(shí)現(xiàn)時(shí)再把這些輸出信 號(hào)鎖定到測(cè)試管腳上，然后連接邏輯分析儀的探頭到這些測(cè)試腳，設(shè)定觸發(fā)條件進(jìn)行觀測(cè)。 Quartus II 集成開發(fā)軟件支持可編程邏輯器件開發(fā)的整個(gè)過程，它提供一種與器件結(jié)構(gòu)無(wú)關(guān)的設(shè)計(jì)環(huán)境，使設(shè)計(jì)者能方便地進(jìn)行設(shè)計(jì)輸入、設(shè)計(jì)處理和器件編程。 Quartus設(shè)計(jì)工具完全支持 VHDL、 Verilog 的設(shè)計(jì)流程，其內(nèi)部嵌有 VHDL、 Verilog 邏輯綜合器。同樣， Quartus II 具備仿真功能，同時(shí)也支持第三方的仿真工具，如 ModelSim。編譯器包括的功能模塊有分析 /綜合器 (Analysis amp?？梢酝ㄟ^選擇 Start Compilation 來(lái)運(yùn)行所有的編譯器模塊，也可以通過選擇 Start 單獨(dú)運(yùn)行 各個(gè)模塊。在 Compiler Tool 窗口中，可以打開該模塊的設(shè)置文件或報(bào)告文件，來(lái)打開其他相關(guān)窗口。 Altera 提供的 LPM 函數(shù)均基于 Altera 器件的結(jié)構(gòu)做了優(yōu)化設(shè)計(jì)。例如各類片上存儲(chǔ)器、 DSP 模塊、 LVDS 驅(qū)動(dòng)器、 PLL 以及 SERDES 和 DDIO 電路模塊等。主要包括設(shè)計(jì)輸入、綜合或編譯、布局布線、時(shí)序分析、仿真、編程和配置。可 以在整個(gè)流程中只使用這些界面中的一個(gè)，也可以在設(shè)計(jì)流程的不同階段使用不同的界面。在設(shè)計(jì)輸入之后， Quartus II 的編譯器將給出設(shè)計(jì)輸入的錯(cuò)誤報(bào)告。在進(jìn)行編譯后，可對(duì)設(shè)計(jì)進(jìn)行時(shí)序仿真。編譯和仿真經(jīng)檢測(cè)無(wú)誤后便可以將下載信息通過 Quartus II 提供的編程器下載入目標(biāo)器件中了。信號(hào)線為 Clock、 Data，均為漏極開 路結(jié)構(gòu)。任何使用 PS/2 的鍵盤或其它設(shè)備在連接時(shí)都要上拉。 PS/2 設(shè)備接口用于許多現(xiàn)代的鼠標(biāo)和鍵盤 ,它最初由 IBM 開發(fā) ,鍵盤可以有 6 腳的 miniDIN或 5 腳的 DIN 連接器。 圖 PS/2 硬件接口外形圖 PS/2 設(shè)備有主從之分 ,現(xiàn)在廣泛使用的 PS/2 鍵盤鼠標(biāo)均工作在從設(shè)備方式下。 2． PS/2 協(xié)議的介紹 PS/2 允許主機(jī)與 PS/2 設(shè)備之間進(jìn)行雙向串位傳輸。 PS/2 設(shè)備可以發(fā)送數(shù)據(jù)到主機(jī)而主機(jī)也可以發(fā)送數(shù)據(jù)到設(shè)備，但主機(jī)總是在總線上有優(yōu)先權(quán)，即它可以在任何時(shí)候抑制來(lái)自于 PS/2 設(shè)備的通信，此時(shí)主機(jī)只要把時(shí)鐘線上的信號(hào)拉為低電平即可。不管通信的方向如何， PS/2 設(shè)備總是產(chǎn)生時(shí)鐘信號(hào)。 所有的命令與數(shù)據(jù)字節(jié)均以幀為單位，每一幀包含了 11 或 12 位。 PS/2 設(shè)備的最大時(shí)鐘 頻率是 33KHz，大多數(shù)設(shè)備工作在 10~20KHz。例如 :鍵“ A”的通碼為 0x1C,鍵“ A”的斷碼為 :0xF0,0x1C,因此當(dāng)要傳送鍵“ A”時(shí) ,鍵盤發(fā)送的數(shù)據(jù)包的代碼是 :0x1C,0xF0,0x1C。通信兩端通過 Clock 同步 ,通過 Data 交換數(shù)據(jù) ,任何一方如果想禁止另一方通信時(shí) ,只需將 Clock 拉到低電平。 圖 鍵盤發(fā)送數(shù)據(jù)時(shí)序圖 其中 :Start:起始位 ,總為‘ 0’ (低電平 ) Data0～ Data7:8 位數(shù)據(jù)位 (低位在前 ,高位在后 Parity:奇偶校驗(yàn)位 (為奇校驗(yàn) ) Stop:停止位 ,總為‘ 1’ (高電平 ) 當(dāng)鍵盤要向主機(jī)通信時(shí) ,鍵盤總是首先檢查時(shí)鐘線是否為高電平 ,如果不是則表明是主機(jī)正在通信 ,必須緩沖要發(fā)送的數(shù)據(jù)直到重新獲得總線的控制權(quán) (鍵盤有 16 個(gè)字節(jié)的緩沖區(qū) ),即等到時(shí)鐘線是高電平才能發(fā)送數(shù)據(jù)。當(dāng)主機(jī)到鍵盤進(jìn)行通信時(shí) ,主機(jī)會(huì)首先把時(shí)鐘線和數(shù)據(jù)線設(shè)置為 “請(qǐng)求發(fā)送”狀態(tài)。在此過程中 ,鍵盤在不超過 10μs 的間隔內(nèi)就會(huì)檢查這個(gè)狀態(tài)。和鍵盤發(fā)送 的數(shù)據(jù)讀取方式不一樣 ,主機(jī)發(fā)送的數(shù)據(jù)必須在時(shí)鐘的上升沿讀取。 這幾部分的邏輯關(guān)系如圖 所示 : 圖 模塊間邏輯關(guān)系 串并轉(zhuǎn)換模塊主要是接收和發(fā)送傳輸數(shù)據(jù) ,能夠把串行數(shù)據(jù)轉(zhuǎn)變成所需要的并行數(shù)據(jù)?？刂颇K是設(shè)計(jì)的核心 ,PS/2 接口是半雙工串行總線 ,因 此其發(fā)送和接收不能同時(shí)進(jìn)行 ,需要控 制模塊對(duì)其時(shí)序進(jìn)行嚴(yán)格的控制。封裝發(fā)送模塊和分揀接收模塊類似 ,只不過是把要傳送的命令數(shù)據(jù)轉(zhuǎn)變成 PS/2 協(xié)議要求的發(fā)送數(shù)據(jù)包的格式。使用 Quartus II 對(duì)設(shè)計(jì)進(jìn)行了軟件仿真 ,按照模塊化的設(shè)計(jì)思路分別對(duì)每個(gè)模塊獨(dú)立進(jìn)行了仿真。 圖 接收數(shù)據(jù)方針時(shí)序圖 硬件驗(yàn)證 硬件驗(yàn)證在 FPGA EP1C6開發(fā)板上 實(shí)現(xiàn) ,在系統(tǒng)中用到復(fù)位電路 ,電源電路 ,FPGA芯片 ,程序下載電路 ,PS/2 接口電路 ,數(shù)碼顯示電路等。 PS/ 2設(shè)備的 Clock(時(shí)鐘腳 ) 和 Data(數(shù)據(jù)腳 ) 都是集電極開路的 ,平時(shí)都是高電平。如果是低電平 ,則認(rèn)為是 PC 機(jī)抑制了通訊 , 此時(shí)它必須緩沖需要發(fā)送的數(shù)據(jù)直到重新獲得總線的控制權(quán) (一般 PS/ 2鍵盤有 16個(gè)字節(jié)的緩沖區(qū) ,而 PS/ 2鼠標(biāo)只有一個(gè)緩沖區(qū)僅存儲(chǔ)最后一個(gè)要發(fā)送的數(shù)據(jù) ) 。 一般都是由 PS/2 設(shè)備產(chǎn)生時(shí)鐘信號(hào)。其中數(shù)據(jù)位在 Clock(時(shí)鐘腳 )為高電平時(shí)準(zhǔn)備好 , 在 Clock(時(shí)鐘腳 ) 的下降沿被 PC 機(jī)讀入。當(dāng)時(shí)鐘頻率為 15kHz 時(shí) ,從 Clock(時(shí)鐘腳 ) 的上升沿到數(shù)據(jù)位轉(zhuǎn)變時(shí)間至少要 5μ s。如果時(shí)鐘頻率是其它值 ,參數(shù)的內(nèi)容應(yīng)稍作調(diào)整。一般采用第二套掃描碼集所規(guī)定的碼值來(lái)編碼。通碼是按鍵接通時(shí)所發(fā)送的編碼 ,用兩位十六進(jìn)制數(shù)來(lái)表示 , 斷碼通常是按鍵斷開時(shí)所發(fā)送的編碼 ,用四位十六進(jìn)制數(shù)來(lái)表示。 圖 PS/2 設(shè)備到 PC 機(jī)的通訊時(shí)序 四 、 LCD1602 的顯示原理與實(shí)現(xiàn) 字符型型液晶是一種用 57 點(diǎn)陣圖形來(lái)顯示字符的液晶顯示器，根據(jù)顯示的容量可以分為 1行 16 個(gè)字、 2 行 16 個(gè)字、 2 行 20個(gè)字等，最 常用的為 2 行 16 個(gè)字， 下面 我們 將 要學(xué)習(xí)的