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2025-01-09 03:04本頁(yè)面
【正文】 syn = 1。 end endmodule /***********************************************************/ module counter( input clk, input rst, input EN, output [10:0] address )。 parameter WIDTH=3。 reg [10:0] add。 reg [WIDTH1:0] t_q。b1:t_q。 end else if(t_qMAX_VALUE) t_q=t_i。 end always (posedge clk or negedge rst) begin if(!rst)begin add=0。d end assign address=add。 wire [7:0] ps2_code。 wire ps2_make_code。 ps2_control U1 ( .clk_50(clk_low), .rst(rst), .ps2_clk(ps2_clk), .ps2_data(ps2_data), .ps2_code(ps2_code), .ps2_code_Ready(ps2_code_Ready), .ps2_make_code(ps2_make_code) )。 adjust1 U3 ( .clk_50(clk), .rst(rst), .ps2_code(ps2_code), .ps2_code_Ready(ps2_code_Ready), .ps2_make_code(ps2_make_code), .up1(up), .down1(down), .right1(right), .left1(left) )。 input clk_50。 input ps2_clk。 output [7:0] ps2_code。 output ps2_make_code。b00。b01。b10。b11。 reg ps2_clk_buf。 reg [7:0] ps2_code。 reg ps2_make_code。 reg [2:0] ps2_bit_count。 always(posedge clk_50 or negedge rst) begin if(rst==139。b0。b0。 ps2_bit_count=339。 ps2_code_Ready=139。 ps2_code=839。 ps2_parity=139。 ps2_shift_reg=839。 end else begin ps2_clk_sync=ps2_clk。 if( ~ps2_clk_buf amp。 ps2_clk_sync ) begin case(ps2_state) ps2_state1: begin if(ps2_data==139。 ps2_bit_count=339。 ps2_code_Ready=139。 ps2_shift_reg=839。 end end ps2_state2: begin ps2_shift_reg={ps2_data,ps2_shift_reg[7:1]}。d7) begin ps2_bit_count=ps2_bit_count+339。 end else begin ps2_state= ps2_state3。 ps2_state= ps2_state4。b1) begin if(ps2_code == 839。hF0) ps2_make_code=139。 else ps2_make_code=139。 ps2_code=ps2_shift_reg。b1。 end default:ps2_state=ps2_state1。 input clk_50。 output reg clk_low。 always (posedge clk_50) if(rst==139。 clk_low=139。 end else if(count==49) begin count=0。b1。 clk_low=139。 end endmodule （ 3） module adjust1(clk_50,rst,ps2_code,ps2_code_Ready,ps2_make_code,up1,down1,right1,left1)。 input [7:0] ps2_code。 output reg up1,down1,right1,left1。b0) begin begin
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