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基于fpga的鍵盤輸入及顯示電路-文庫吧資料

2024-11-09 15:21本頁面
  

【正文】 先檢查 Clock(時鐘腳 ) 以確認其是否為高電平。 選取 Cyclone系列 EPF1C60240C8N型 FPGA器件進行綜合 ,將綜合后的配置文件下載到開發(fā)板之后 ,系統(tǒng)上電 ,PS/2 設備初始化后在液晶顯示器上 正 確觀察到了鍵盤的輸入。 圖 是接收數據模塊的仿真時序圖。 整個設計的流程圖如圖 所示 : 圖 設計流程圖 當系統(tǒng)上電或復位時 ,主設備首先向鍵盤發(fā)送初始化信號 ,在得到鍵盤的應答信號后 ,系統(tǒng)進入到了總線空閑狀態(tài) ,可以進行數據的發(fā)送和接收 ,但主設備擁有更高的優(yōu)先級 ,正處在接收狀態(tài)時如果得到發(fā)送請求 ,會中斷數據接收 ,直接進入數據 發(fā)送狀態(tài)。控制模塊負責協調整個設計的全過程 ,在本設計中采用了狀態(tài)機的設計思路。分揀接收模塊功能是把串并轉換模塊傳過來的數據包按照一定的要求進行分揀提取 ,從而得到有用的信息。 PS/2 接口的設計實現 本次設計采用了自上而下的模塊設計方法 ,考慮需要設計以下幾部分模塊 :串并轉換模塊 ,分揀接收模塊 ,控制模塊 ,封裝發(fā)送模塊等。當鍵盤檢查到這個狀態(tài)時 ,就開始產生時鐘。 具體方式為 :首先下拉時鐘線至少 100μs 來抑制通信 ,然后下拉數據線“請求發(fā)送” ,最后釋放時鐘。而且從鍵盤到主機的數據只能在時鐘的下降沿時才能被讀取。其傳輸時序根據傳輸的方向不同分為發(fā)送和接收兩個不同時序邏輯 ,圖 是從鍵盤到主機的時序圖。 2.接口的時序邏輯 PS/2 協議是一種雙向半雙工串行通信協議 ,時鐘信號由 鍵盤產生 ,最大時鐘頻率為 33kHz,推薦頻率在 15kHz。 PS/2 鍵盤接口電路的設計 鍵盤接口 1.數據包的結構 鍵盤的狀態(tài)每改變一次 ,鍵盤至少會發(fā)出三個字節(jié)的數據包 ,在有鍵按下時會向主機發(fā)送該鍵 的通碼 (MakeCode),當鍵釋放時發(fā)送斷碼 (BreakCode)。這些位中包含的信息定義如下:1 個起始位(總是 0)、 8 個數據位(低位在前)、 1 個奇校驗位、 1 個停止位(總是 1)以及 1 個應答位(僅在主機向 PS/2 設備發(fā)送數據時才會用到, PS/2 設備向主機發(fā)送數據時不會用到這一位)。如果主機要發(fā)送數據,則必須首先告訴設備開始產生時鐘信號。 從 PS/2 設備發(fā)送到主機的數據在時鐘信號的下降沿被讀取,從主機發(fā)送到 PS/2 設備和數據在上升沿時被讀取。主機與 PS/2 設備在任何時候只能傳輸 1個字節(jié)的命令或數據字。 PS/2 接口的時鐘與數據線都是集電極開路結構 ,必須外接上拉電阻 ,一般上拉電阻設置在主設備中 ,主從設備之間的數據通信采用雙向同步方式傳輸 ,時鐘信號一般由從設備產生。 最常見的為 6 腳 miniDIN,其引腳結構和外形如圖 所示。不過一般鍵盤中都已經包含了上拉電阻。通常在連接時,使用上拉電阻將這兩條線分別與電源相接,電阻值一般為 5~10KΩ,經過電阻的上拉后這兩條信號線通常保持高電平,而且很容易下拉到地。 三、 PS/2 鍵盤 協議與鍵盤接口電路設計 PS/2 鍵盤協議 1. PS/2 的電氣特性 PS/2 協議的實現包括兩條信號線,以及 +5V 的電源與地線。在作仿真前,需要利用波形編輯器編輯一個波形激勵文件,用于仿真驗證時的激勵。 Quartus II 擁有性能良好的設計錯誤定位器,用于確定文本或圖形設計中的錯誤對于使用 HDL 的設計,可以使用 Quartus II 帶有的 RTL Viewer 觀察綜合后的 RTL圖。 圖 Quartus II 的設計流程圖 Quartus II 允許來自第三方的 EDIF 文件輸入,并提供了很多 EDA 軟件的接口, Quartus II支持層次化設計,可以在一個新的編輯輸入環(huán)境中對使用不同輸入設計方式完成的模塊 (元件 )進行調用,從而解決了原理圖與 HDL 混合輸入設計的問題。此外, Quartus II 集成軟件為設計流程的每個階段提供 Quartus II 圖形用戶界面、 EDA 工具界面以及命令行界面。圖 中所示是 Quartus II的設計流程圖,它顯示了 Quartus II 進行自動設計的各主要處理環(huán)節(jié)和設計流程。在許多實用情況下,必須使用宏功能模塊才能使用一些 Altera 特定器件的硬件功能。 此外, Quartus II 還包含了許多十分有用的 LPM(Library of Parameterized Modules)模塊,它們是復雜或高級系統(tǒng)構建的重要組成部分,在 SOPC 設計中被大量使用,也可在 Quartus II 普通設計文件中一起使用。還可以通過選擇 Compiler Tool(Tools 菜單 ),在 Compiler Tool窗口中運行該模塊來啟動編譯器模塊。 Synthesis)、適配器 (Fitter)、裝配器 (Assembler)、時序分析器 (Timing Analyzer)、設計輔助模塊 (Design Assistant)、 EDA 網表文件生成器 (EDA Netlist Writer)和編輯數據接口 (Compiler Database Interface)等。 Quartus II 包括模塊化的編譯器。 Quartus II 也可以利用第三方的綜合工具,如 Mentor LeonardoSpectrum、 Synplify/Synplify Pro、 FPGACompiler11,并能直接調用這些工具。 Quartus II 集成開發(fā)軟件適合多種平臺的工作環(huán)境,支 持更多種類的可編程邏輯器件的開發(fā),同時也提供在單芯片可編程系統(tǒng) (SOPC)設計的綜合性環(huán)境和 SOPC 開發(fā)的基本設計工具。 Quartus開發(fā)工具概述 本設計采用的開發(fā)工具是 Quartus II,它是 ALTERA 公司提供的可編程邏輯器件的集成軟件,是該公司前一代可編程邏輯器件的集成開發(fā)軟件 MAX+Plus II 的更新換代產品。示波器和邏輯分析儀( LA, Logic Analyzer)是邏輯設計的主要調試工具。 7. 板級仿真與驗證 在有些高速設計情況下還需要使用第三方的板級驗證工具進行仿真與驗證,如 Mentor Tau、Mentor Htpermality、 Mentor ICX 等工具通過 IBIS、 HSPICE 等模型的仿真,能較好的分析高速設計的信號完整性、電磁干擾( EMI)等電路特性等。布局布線這后生成的仿真時延文件包含信息最全,不僅包含門延時,還包含實際布線延時,所以布線后仿真最準確,能較好地反映芯片的實際工作情況。實現過程中最主要的過程是布局布線( PAR, Place And Route):所謂布局( Place)是指將邏輯網表中的硬件原語或者底層單元合理地適配到 FPGA 內部的固有硬件結構上,布局的優(yōu)劣對設計的最終實現結果(在速度和面積兩個方面)影響很大;所謂布( Route)是指根據布局拓撲結構,利用 FPGA 內部的各種邊線資源,合理正確連接各個 元件的過程。此時應該是使 FPGA/CPLD 廠商提供的軟件工具 ,根據所選芯片的型號,將綜合輸出的邏輯網表適配到具體 GPGA/CPLD 器件上,這個過程就叫做實現過程。但是如果在布局布線后仿真時發(fā)現有電路結構與設計意圖不符的現象,則常回溯到綜合后仿真以確認是否是由于綜合歧義造成的問題。這種仿真的主要目的在于檢查綜合器的綜合后結果是否與設計輸入一致。在仿真時,把綜合生成的標準延時文件反標注到綜合仿真模型中去,可估計門延時帶來的影響。 3. 綜合優(yōu)化 綜合優(yōu)化( Synthesize)是將 HDL 語言、原理圖等設計輸入翻譯成由與、或、非門, RAM,觸發(fā)器等基本邏輯單元組成的邏輯連接(網表),并根據目標與要求(約束條件)優(yōu)化生成的邏輯連接,輸出 edf 和 edn 等標準格式的網表文件,供 FPGA/CPLD 廠家的布局布線器進行實現。常用的仿真工具在 Model Tech 公司的 ModelSim、 Synopsys 公司的 VCS、 Cadnce 公司的 NCVerilog 和 NCVHDL、 Aldec 公司的 Active HDL 等。 2. 功能仿真 電路設計完成后,要用專用的仿真工具對設計進行功能仿真,驗證電路功能是否符合設計要求。但是在大型設計中,這種方法的可維護性較差,不利于模塊構造與重用。原理圖設計輸入方法在早期應用得比較廣泛,它根據設計要求,選用器件,繪制原理圖、完成輸入過程。 1. 電路設計與輸入 電路設計與輸入是指通過某些規(guī)范的描述方式,將工程師電路的構思輸入給 EDA 工具。如此便實現了 三分頻,其占空比為 1/ 3 或 2/ 3。比如可以在計數器計數到 1 時,輸出時鐘進行翻轉,計數到 2 時再次進行翻轉。以此循環(huán),就可以實現任意的 分頻。 分頻器的實現非常簡單,通過計數器計數就完全可以實現。通常用來對某個給定頻率進行分頻,以得到所需的頻率。分析其結構概括為圖 所示框圖。 ( 4)狀態(tài)機的描述 VHDL 對不同的狀態(tài)機有不同的描述方式,描述方式不同使 得綜合出來的門級網表也不同,因此必須根據數字電路的特性和可綜合性選擇相應的狀態(tài)機描述方式。 signal cur_state,next_state : statetype。 ( 1)狀態(tài)轉移圖 任何狀態(tài)機都有兩種或以上的狀態(tài) ,在不同的控制條件下發(fā)生轉移 ,因此畫狀態(tài)轉移圖是應注意標出轉移條件 . ( 2)狀態(tài) VHDL 表示 狀態(tài)在 VHDL 中用枚舉類型信號量來表示。 VHDL 硬件語言設計應用 1.狀態(tài)機的設計 數字電路可以用有限狀態(tài)機來設計, VHDL 也支持這種設計方式。此外,它支持大規(guī)模設計的分解和已有設計的再利用,一個大規(guī)模設計不可能一個人獨立完成,它將由多個人甚至多個項目組共同完成。因此, VHDL在支持各種模式的設計方法、自項向下與自底向上或混合方法方面,在面對當今許多電子產品生命周期的縮短,需要多次重新設計以融入最新技術,改變工藝等方面都表現了良好的適應性。主要使用并行的信號賦值語句,既顯式表示了設計單元的行為,也隱式表示了設計單元的結構。主要使用進程語句,以算法形式描述數據的變換和傳送。主要使用配置指定語句及元件例化語句描述元件的類型及元件的互連關系。 VHDL 語言具有很強的電路描述和建模能力,能從多個層次對數字系統(tǒng)進行建模和描述,從而大大簡化了硬件設計任務,提高了設計效率和可靠性。 1993 年, IEE 對 VHDL 進行了修訂,從更高的抽象層次和系統(tǒng)描述能力上擴展了 VHDL 的內容,公布了新版本的 VHDL,即 IEEE 標準版本“ IEEE Std 10761993”,現行公布的最新 VHDL 標準版本是“ IEEE Std 10762020”。該語言是美國國防部為了解決電子系統(tǒng)眾多承包公司的設計語言不統(tǒng)一而發(fā)起創(chuàng)建的,在 1986 年 12 月 IEEE 接受 VHDL為一種標準的硬件描述語言,這就是我們在許多資料中可以看到“ IEEEStd10671987”。因此, FPGA 的使用靈活。當需要修改 FPGA 功能時,只需換一片 EPROM 即可。掉電后, FPGA 恢復成白片,內部邏輯關系消失,因此, FPGA 能夠反復使用。用戶可以根據不同的配置模式,采用不同的編程方式。單片機可選用常用的如 MCS51 系列、 MCS96 系列、 AVR 系列等均可。在 FPGA 實際應用中,設計的保密和設計的可升級是十分重要的、用單片機來配置 FPGA可以很好地解決上述問題。因此,FPGA 芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。 (4) FPGA 是 ASIC 電路中設計周期最短開發(fā)費用最低、風險最小的器件之一。 (2) FPGA 可做其它全定制或半定制 ASIC 電路的中試樣片。 FPGA 采用了邏輯單元數組 LCA( Logic Cell Array)這樣一個 新概念,內部包括可配置邏輯模塊 CLB( Configurable Logic Block)、輸出輸入模塊 IOB( Input Output Block)和內部聯機( Interconnect)三個部分。 二 、 可編程器件相關技術 及 Quartus 開發(fā)工具概述 可編程器件相關技術 現場可編程門陣列 (FPGA)簡介 FPGA 是英文 Field Programmable Gate Array 的縮寫,即現場可編程門陣列,它是在 PAL、GAL、 EPLD 等可編程器件的基礎上進一步發(fā)展的產物。 PS2_CLK 240 VGA: 接 FPGA LCD: 字符液晶, 162 總線排針 : 數據雙排 40 針 , 地址雙排 40 針 通用接口 : GPIO 雙排 40 針未焊接 JTAG 接口 : 雙排 10 針 FPGAJTAG 接口 Active Serial: 雙排 10 針 FPGA 串行配置接口 2.開發(fā)工具 選用 Quartus II ,它是 ALTERA 公司提供的可編程邏輯器件的集成軟件, 編程語言選用VHDL 硬件描述語言。 如圖 是它的實物圖。系統(tǒng)采用主流 FPGA 構建平臺,片內資源豐富,板載器件多,周邊接口多、可擴展性強。FPGA EP1C6 開發(fā)板是 基于 FPGA 的 硬件描述語言 EDA 和軟內核嵌入式系統(tǒng)的 SOPC 開發(fā)平臺。 通過 本實驗 ,讓學生不僅訓練復雜數字電路 的設計方法,而且能讓學生了解鍵盤以及顯示器的工作原理,能極大提高 學生的硬件系統(tǒng)設計能力以及軟件編程能
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