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2024-12-29 11:35本頁面
【正文】 F。 END PROCESS 。2. 下面是一個多路選擇器的VHDL描述，試補(bǔ)充完整。USE 。 A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。END bmux。139。END bhv。 1USE 。 4 CLK : IN STD_LOGIC。 6END LED7SEG。 9BEGIN 10 SYNC : PROCESS(CLK, A) 11 BEGIN 12 IF CLK39。139。 14 END IF。 16 OUTLED : PROCESS(TMP) 17 BEGIN 18 CASE TMP IS 19 WHEN 0000 = LED7S = 0111111。 21 WHEN 0010 = LED7S = 1011011。 23 WHEN 0100 = LED7S = 1100110。 25 WHEN 0110 = LED7S = 1111101。 27 WHEN 1000 = LED7S = 1111111。 29 END CASE。 31END one。USE 。 b : IN STD_LOGIC。 d : OUT STD_LOGIC )。ARCHITECTURE fh1 OF HAD ISBEGIN c = NOT(a NAND b)。END ARCHITECTURE fh1。控制器（control）是一個狀態(tài)機(jī)，完成AD574的控制，和adram的寫入操作。試分別回答問題下面列出了AD574的控制方式和控制時序圖AD574邏輯控制真值表（X表示任意）CECSRCK12_8A0工 作 狀 態(tài)0XXXX禁止X1XXX禁止100X0啟動12位轉(zhuǎn)換100X1啟動8位轉(zhuǎn)換1011X12位并行輸出有效10100高8位并行輸出有效10101低4位加上尾隨4個0有效AD574工作時序：1. 要求AD574工作在12位轉(zhuǎn)換模式，K12_A0在control中如何設(shè)置2. 試畫出control的狀態(tài)機(jī)的狀態(tài)圖3. 對地址計(jì)數(shù)器模塊進(jìn)行VHDL描述輸入端口：clkinc 計(jì)數(shù)脈沖 tclr 計(jì)數(shù)器情零輸出端口：rdaddr RAM讀出地址，位寬10位4. 根據(jù)狀態(tài)圖，試對control進(jìn)行VHDL描述5. 已知adram的端口描述如下 ENTITY adram IS PORT ( data : IN STD_LOGIC_VECTOR (11 DOWNTO 0)。 寫入地址 rdaddress: IN STD_LOGIC_VECTOR (9 DOWNTO 0)。139。END adram。P14A. 功能仿真 B. 時序仿真C. 邏輯綜合 D. 配置3. IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為__A___。P15A. 綜合就是把抽象設(shè)計(jì)層次中的一種表示轉(zhuǎn)化成另一種表示的過程。C. 為實(shí)現(xiàn)系統(tǒng)的速度、面積、性能的要求，需要對綜合加以約束，稱為綜合約束。5. 大規(guī)模可編程器件主要有FPGA、CPLD兩類，其中CPLD通過___A__實(shí)現(xiàn)其邏輯功能。P274A. 器件外部特性 B. 器件的內(nèi)部功能 C. 器件外部特性與內(nèi)部功能 D. 器件的綜合約束7. 電子系統(tǒng)設(shè)計(jì)優(yōu)化，主要考慮提高資源利用率減少功耗（即面積優(yōu)化），以及提高運(yùn)行速度（即速度優(yōu)化）；下列方法中___A___不屬于面積優(yōu)化。P134A. 立即完成 B. 在進(jìn)程的最后完成C. 按順序完成 D. 都不對9. 不完整的IF語句，其綜合結(jié)果可實(shí)現(xiàn)__A__。P221A. 一位熱碼編碼 B. 順序編碼C. 狀態(tài)位直接輸出型編碼 D. 格雷碼編碼二、VHDL程序填空1. 下面程序是1位十進(jìn)制計(jì)數(shù)器的VHDL描述，試補(bǔ)充完整。USE 。ENTITY CNT10 IS PORT ( CLK : IN STD_LOGIC 。END CNT10。BEGIN PROCESS (CLK) BEGIN IF CLK39。139。039。 置零 ELSE Q1 = Q1 + 1 。 END IF。 Q = Q1。2. 下面是一個多路選擇器的VHDL描述，試補(bǔ)充完整。USE 。 A, B : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。END bmux。139。END bhv。 1USE 。 4 CLK : IN STD_LOGIC。 6END LED7SEG。 9BEGIN 10 SYNC : PROCESS(CLK, A) 11 BEGIN 12 IF CLK39。139。 14 END IF。 16 OUTLED : PROCESS(TMP) 17 BEGIN 18 CASE TMP IS 19 WHEN 0000 = LED7S = 0111111。
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