【正文】 re is a plete ,highperformance digital development system based on XC5VLX50T chip and it integrated many related functional module. XC5VLX50T is a FPGA chip within Virtex5 paper analyzes the design principles and circuit connection of some modules of the chip digital development system GENESYS . In the process of analyzing the various modules of Genesys, the thesis starts from the toplevel function definitions of the modules, then give out the module signal definition of the module .If needed, some submodule should get further the paper discuss how to get the module hardware implementated. According to the data sheet of the chip,draw out the circuit connection, and give out the pin connection relationship with XC5VLX50T. The thesis39。 Xilinx 的 FPGA 產(chǎn)品從最初的包含 64 個 CLB、 58 個 IOB 的芯片到 Virtex5 系列的 1200 個 IOB， FPGA 技術(shù)發(fā)展迅速。 研究背景 FPGA 技術(shù)是 Field Programmable Gate Array 的縮寫，即現(xiàn)場可編程門陣列，它是在 PAL、 GAL、 EPLD 等可編程器件的基礎(chǔ)上進一步發(fā)展的產(chǎn)物。 目前 FPGA 的品種很多，有 XILINX 的 XC 系列、 TI 公司的 TPC 系列、 ALTERA 公司的 FIEX系列等。 Xilinx 于 1985 年推出了 2021 系列的 FPGA。自 Xilinx 推出第一款 FPGA 之后，世界上的其他公司也相繼推出各 自的 FPGA 產(chǎn) 品。 1987 年 Xilinx 推出了它的第二款 3000 系列的 FPGA，距第一款 FPGA的推出只有 2 年的時間。這時， Xilinx 就開始研制第三代 FPGA 產(chǎn)品， AT＆ T 也開始開發(fā)自己的下一代 FPGA。認(rèn)識到 FPGA 市場潛在的廣闊空間，很多 IC 和軟 件廠商也開始向 FPGA 領(lǐng)域進軍，包括一些著名的公司，如 Actel、 AMD、 A1tera、 Intel、 Mento Graphics、 Texas Instrument。 440 處理器、PCIe174。 Virtex5 系列采用第二代高級芯片組合模塊 (ASMBLTM) 列式架構(gòu)，包含 5 個截然不同的平臺（ LX， LXT， SXT， TXT,FXT），是 FPGA 系列中選擇最為豐富的系列；每個平臺都擁有獨特特性，以滿足諸多高級邏輯設(shè)計的需求 由于其強大的功能和接口特性，而且具有跨平臺兼容性， LXT、 SXT 及 FXT 器件使用可調(diào)穩(wěn)壓器，可以在相同封裝內(nèi)實現(xiàn)引腳兼容。該芯片的可配置邏輯塊包以及有 7200個 Slice， 130*20的陣列以及 480Kb的最大分布式 RAM；芯片含有 48個DSP48E Slice，最大 2160Kb的 Block RAM， 6個 CMT，有一個支持 PCI Express的端點模塊， 4個以太網(wǎng) MAC， 15個 I/O bank， 480個用戶 I/O。 Genesys開發(fā)系統(tǒng)功能如圖： V i r t e x 5 X C 5 V L X 5 0 TF F G 1 1 3 6 CA d e p t U S B 2D D R 2H D M I V i d e oE t h e r n e t P H YB a s i c I / O1 6 * 2 L C DH i g h S p e e dE x p a n s i o mi M p a c t U S B 2S t r a t a F l a s hA C 9 7 A u d i oU S B H O S TC l o c k G e nR S 2 3 2 P o r tP m o d P o r t 圖 11 Genesys系統(tǒng)功能圖 Genesys開發(fā)板和 Xilinx的 CAD工具都兼容，為 FPAG開發(fā)節(jié)省設(shè)計成本。為了和 Xilinx的 CAD工具兼容，開發(fā)板上集成了基于 Xilinx編程電纜的 iMpact USB接口。 42 研究現(xiàn)狀 FPGA 開發(fā)板是在 FPGA 核心 芯片的 基礎(chǔ)上，集成外部功能模塊，構(gòu)成的一個完整的系統(tǒng)。 Diligent 公司的 Genesys 開發(fā)板的核心器件則是 Virtex5 系列的XC5VLX50T 芯片，支持 Diligent USB port 和 Xilinx iMpact USB port、 Ether PHY 接口。 FPGA 芯片是基于 SRAM 工藝的，不具備非易失特性，因此芯片每次上電后，都需要從外部導(dǎo)入配置比特流文件。此外，目前 Xilinx 還有基于 Inter 的、成熟的可重構(gòu)邏輯技術(shù) System ACE 解決方案。目前很多公司做出了自己的 USB 模塊，比如 CH372 USB 模塊、 USB4711b USB 模塊、 EasyUSB 模塊、 Adept USB 模塊等。EasyUSB 能提供 24 為數(shù)據(jù)通道 ，而 Adept USB 能提供 8 位的數(shù)據(jù)通道。包括 Intel、 Numonyx 等公司都有大容量的 Flash芯片，其 Flash 位寬一般是 16 位。現(xiàn)在 DDR2 模塊設(shè)計，會利用 ODT（內(nèi)部終結(jié)電阻）來簡化 DQ(數(shù)據(jù)選通總線）總線設(shè)計；同時利用 ODT 能降低多重反射，提高信號完整性并增加時序余量。大多時鐘模塊的設(shè)計都會在一個標(biāo)準(zhǔn)時鐘信號的基礎(chǔ)上，通過 PLL等電路，進行降頻或者倍頻處理，產(chǎn)生需要的時鐘信號。完成的主要工作下： （ 1） 學(xué)習(xí) Virtex5 系列的相關(guān)概念和知識，著重關(guān)注 XC5VLX50T 芯片的特性，了解芯片的內(nèi)部模塊功能和作用 。重點分析 FPGA 下載配置模塊，AdeptUSB 模塊， Strata Flash 模塊， DDR2 模塊，時鐘模塊的原理。 （ 4）分析所負(fù)責(zé)模塊的硬件實現(xiàn)方法，芯片的工作方式，繪制模塊的邏輯連接圖。 第二章介紹 Adept USB 模塊的工作原理，給出模塊原理圖，介紹模塊信號功能定義，著重介紹了該模塊的核心子模塊的端點緩存技術(shù)；再進一步介紹其子模塊 68013A 模塊、 EEPPROM 模塊、 MicroUSB 模塊的原理，給出這些子模塊硬件實現(xiàn)方法和模塊的邏輯連接設(shè)計。 第四章介紹了 DDR2 模塊、 Strata Flash 模塊以及時鐘模塊的 原理、硬件實現(xiàn)方法和邏輯連接。 44 第二章 Adept USB 模塊設(shè)計 Adept USB 模塊是 Genesys 開發(fā)系統(tǒng)中的一個 USB 接口，該模塊能夠提供數(shù)據(jù)傳輸、通過電腦軟件進行 FPGA 配置等功能。 Adept USB 模塊原理 Adept USB2模塊的工作主要分為三個過程 ，模塊的初始化和配置信息的加載， USB設(shè)備的連接，數(shù)據(jù)的傳輸。 68013A 模塊的 IIC總線上連接了一個包含有 FX2LP固件程序的 E2PROM，固件程序?qū)? E2PROM自動下載到 68013A模塊的 RAM中， 68013A模塊內(nèi)部的 8051微處理器通過復(fù)位后運行下載的固件代碼，此時 VID/PID/DID的值包含在固件程序中。此時就完成了芯片的初始化和配置信息的加載。 數(shù)據(jù)傳送是在 IFCLK 時鐘控制下進行的。 68013A 模塊通過 IFCLK 來傳輸數(shù)據(jù)。 45 讀操作：同步方式下，當(dāng) FIFO 指針在 SLRD 有效時， IFCLK 的每一個上升沿累加；異步方式下， FIFO 指針在每次 SLRD 激活 到撤銷激活變化時累加；SLOE 提供 FD[7:0] 的使能信號。 在讀或者寫的過程中，通過 FIFOADR[1:0]來選擇 68013A 模塊內(nèi)部的四個EP2,EP4,EP6,EP8（ End Point）端點中哪一個端點和 FD 數(shù)據(jù)線相連接， FLAG、FLAGB、 GLAGC、 FLAGD 來標(biāo)志端點的 滿或者空，防止數(shù)據(jù)傳輸時的溢出，PKTEND 用來限定傳輸數(shù)據(jù)包的大小。 68013A 模塊是該主模塊的核心部分，需要支持 協(xié)議模塊中的 8 位數(shù)據(jù)信號可以保證 USB 中數(shù)據(jù)的快速并行傳輸，并且支持 JTAG 來配置連接的芯片，同時也要支持?jǐn)?shù)據(jù)傳輸。 IIC PROM 模塊的實現(xiàn)需要考慮存儲空間大小、工作頻率和主控芯片是否相匹配、 是否內(nèi)嵌 IIC 控制器等問題。 Adept USB 子模塊 68013A 模塊原理 68013A 模塊提供主機與設(shè)備之間的物理連接、發(fā)送連接和數(shù)據(jù)包連接。其中 CH375 芯片具有 HOST 和 Slave 模式，不過只支持 。 CYPRESS 的 EZUSB FX2 系列也是帶有微處理器 USB芯片，自持全速和高速的數(shù)據(jù)傳輸，也支持 IIC 總線接口，而且在市面是價格比較便宜，但具有處理能力強，構(gòu)成系統(tǒng)電路簡單，而且功耗較低，外圍接口功能強大。該芯片集成了 系統(tǒng)微處理器，兼容 ；不過該芯片只支持兩種傳輸速率：全速 12Mbps 和高速 480Mbps，不支持低速；芯片內(nèi)嵌有 IIC PROM 控制器，可以直接在 IIC 總線上懸掛 E2PROM存儲器。 CY7C68013A 上集成有 16KB 的片內(nèi) RAM、增強的 8051 微處理器、 16 位并行地址總線、 8 位數(shù)據(jù)總線、 I2C 總線、雙串口、 4K FIFO 的可配置的存儲器以及通用可編程接口（ GPIF）、智能串行接口引擎（ SIE）和 收發(fā)器。其端點的分布如圖 24： 圖 24 端點化沖區(qū)配置圖 端點緩沖區(qū)分為大小兩種。 EP EP4 、 EP EP8 是大的，可配置的邏輯端點；緩沖深度分為 3 或 4，也是可以配置的。流過大緩沖區(qū) 端點的數(shù)據(jù)通常是由 FIFO 接口控制，通常不許要 CPU 參與，但必要時 CPU 可以存取這些。 EP EP EP EP8 用來處理高帶寬的 傳輸，可配置為中斷、批量或者同步端點。 雙緩沖區(qū)的作用是允許一個數(shù)據(jù)包在被 8051 微控制器訪問時，另一個緩沖區(qū)可以進行 USB 數(shù)據(jù)傳輸；三或四則允許兩個或三個緩沖區(qū)被 8051 微控 制器訪問時，另一個緩沖區(qū)可以進行 USB 數(shù)據(jù)傳輸。 68013A 可以運行在全速（ 12Mbps）或者高速（ 480Mbps）兩種模式下。由于 規(guī)范和 下的數(shù)據(jù)最大包大小不同，在高速或者全速模式下， CEPRESS 68013A 緩沖區(qū)有不同大小。量子 FIFO 的數(shù)據(jù)包傳輸對于外部接口是不可見的；外部接口通過檢查 FULL 和EMPTY 標(biāo)志位控制與 FIFO 的數(shù)據(jù)傳輸。 8 0 5 1 微 控 制 器R A M / F I F O端 點 F I F OU S B應(yīng) 用 環(huán) 境 圖 25 端點 FIFO架構(gòu) 68013A 模塊的這種獨特 FIFO 技術(shù)，使得 USB 接口和應(yīng)用環(huán)境可以直接共 52 享 FIFO，而且微控制器不用參與數(shù)據(jù)傳輸，但允許微控制器以 FIFO 或者 RAM的方式訪存這些共享 FIFO。 3. CY7C68013A 芯片工作方式 CY7C68013A芯片有三種接口模式： PORTS， GPIF主控和 Slave FIFO。 ●GPIF主控模式，即主機模式，該模式下， GPIF作為內(nèi)部主機控制端點 FIFO，其 GPIF ore成為一個可編程的狀態(tài)機，可以生成多達(dá) 6個控制輸出信號和 9個地址輸出信號，能外接 6個外部 Ready輸入信號和 2個內(nèi)部 Ready輸入信號。 ●Slave FIFO模式，即從機模式，外部主控制器可以像對待普通的 FIFO一樣對 CY7C68013A的多重緩沖 FIFO進行讀寫。而端口模式是在加電時默認(rèn)配置，可以通過 E2PROM 上的固件程序配置或者上電后進行編程來改變配置模式。 固件是 FIREWARE 的對應(yīng)中文詞 ,它實際上是單片機的程序文件 ,其編寫語言可以采用 C 語言或是匯編語言 .它的操作方式與硬件聯(lián)系緊密 ,包括 USB 設(shè)備的連接 USB 協(xié)議、中斷處理等，它不是單純的軟件，而是軟件和硬件的結(jié)合，開發(fā)者需要對端口