第三章邏輯門電路-文庫吧資料
2024-08-14 13:01本頁面
【正文】 三章 邏輯門電路 TPI Uu ?DDOLO VUu ??? V0OLO ?? Uu(2) P 溝道增強(qiáng)型 MOS 管 VDD 10V RD 20 k? B G D S uI uO VDD 10V RD 20 k? G D S uI uO TPI Uu ?開啟電壓 UTP = ? 2 V VDD 10V RD 20 k? G D S uI uO iD 第三章 邏輯門電路 NMOS 邏輯 門 V2V0 TNILGS ???? UUuMOS管截止 V10DDOHO ??? VUu2. V10IHI ?? UuV2V10 TNIHGS ???? UUuMOS 管導(dǎo)通 （ 在 可變電阻區(qū)） V0OLO ?? Uu真值表 0 1 1 0 A Y AY ?+VDD +10V RD 20 k? B G D S uI uO V0ILI ?? Uu1. + uGS + uDS 故 第三章 邏輯門電路 +VDD +10V B1 G1 D1 S1 uA uY TN TP B2 D2 S2 G2 VSS + uGSN + uGSP CMOS 邏輯門 一、 CMOS 非門 AY ? A Y 1 0V +10V uA uGSN uGSP TN TP uY 0 V UTN UTP 截止 導(dǎo)通 10 V 10 V UTN UTP 導(dǎo)通 截止 0 V UTN = 2 V UTP = ? 2 V +10V RONP uY +VDD 10V S TN TP +10V RONN DD 0V S TN P 第三章 邏輯門電路 (1) 電壓傳輸特性： )(IO ufu ?iD +VDD B1 G1 D1 S1 + uI uO TN TP B2 D2 S2 G2 VSS A B C D E F UTN VDD UTH UTP UNL UNH AB 段： uI UTN ， uO = VDD 、 iD ? 0， 功耗極小。 I2L電路 集成注入邏輯， 簡稱 I2L電路 ，主要特點(diǎn) 是集成度很高，功耗較低，工作電源電壓低，工作電流低，但輸出電壓幅度小，工作速度低。 B EN EN 第三章 邏輯門電路 以使能端低電平有效為例： 2. 三態(tài)門的工作原理 P Q 時(shí) 0?ENP = 1（高電平） 電路處于正常工作狀態(tài)： D3 截止， BAPBAY ?????（ Y = 0 或 1） +VCC +5V R1 A T1 T2 T3 T4 D R2 R3 R4 Y B 1 D3 EN使能端 第三章 邏輯門電路 P = 0 (低電平 ) D3 導(dǎo)通 時(shí) 1?EN T2 、 T4截止 uQ ≤ 1 V T D 截止 輸出端與上、下均斷開 +VCC +5V R1 A T1 T2 T3 T4 D R2 R3 R4 Y B 1 D3 EN可能輸出狀態(tài)： 0、 1 或高阻態(tài) Q P — 高阻態(tài) 記做 Y = Z 使能端 第三章 邏輯門電路 3. 應(yīng)用舉例： (1) 用做多路開關(guān) Y A1 EN1 EN 1 EN A2 1 G1 G2 使能端 1 0 禁止 使能 1A?01使能禁止2時(shí) 0?EN時(shí) 1?EN第三章 邏輯門電路 (2) 用于信號(hào)雙向傳輸 A1 EN1 EN 1 EN A2 1 G1 G2 時(shí) 1?EN2A?1A?時(shí) 0?EN0 1 禁止 使能 10使能禁止第三章 邏輯門電路 (3) 構(gòu)成數(shù)據(jù)總線 EN 1 EN 1 EN 1 … G1 G2 Gn 1EN 2EN nENA1 A2 An 數(shù)據(jù)總線 0 1 1 … 1 0 … 0… 注意： 任何時(shí)刻，只允許一個(gè)三態(tài)門使能， 其余為高阻態(tài)。ImIUV??≤ IOL iR ≤ ≤ ILOL ImI ?RC ≥ ILOLm a x OLCCm i n C ImIUVR????第三章 邏輯門電路 二、 三態(tài)門 –TSL門 (Three State Logic) (1) 使能端低電平有效 1. 電路組成 +VCC +5V R1 A T1 T2 T3 T4 D R2 R3 R4 Y B 1 D3 EN使能端 (2) 使能端高電平有效 1 EN Y A amp。 IOL： OC 門帶灌電流負(fù)載的能力。 m amp。 1 2 amp。 1 amp。 … 1 k … IOH IOH ： OC門截止時(shí)的反向漏電流。 n … amp。 2 Y amp。 G2 線與 Y CDY 第三章 邏輯門電路 外接電阻 RC 的估算： n — OC 與非門的個(gè)數(shù) m — 負(fù)載與非門的個(gè)數(shù) k — 每個(gè)與非門輸入端的個(gè)數(shù) IIH +V ?CC RC amp。 AB可以線與連接 V ?CC 根據(jù)電路 需要進(jìn)行選擇 2. OC 門的主要特點(diǎn) 第三章 邏輯門電路 線與連接舉例： 21 YYY ?? CDAB ??CDAB ??+VCC A T1 T2 T4 Y1 B +VCC C T?1 T?2 T?4 Y2 D +V ?CC RC +V ?CC RC ABY1 A B amp。 tPHL tPLH 典型值： tPHL= 8 ns , tPLH= 12 ns 最大值： tPHL= 15 ns , tPLH= 22 ns 第三章 邏輯門電路 3. 3. 3 TTL 集電極開路門和三態(tài)門 一、 集電極開路門 —OC 門 (Open Collector Gate) +VCC +5V R1 A D2 T1 T2 T4 R2 R3 Y D1 B 1. 電路組成及符號(hào) +V ?CC RC 外 接 Y A B amp。 uO = UOL ≤ V 閾值電壓 一 .傳輸特性 ： 第三章 邏輯門電路 4. 輸入端噪聲容限 uI uO 1 G1 G2 1 min IHUmax ILUNHUNLUOHUOLUmin OHUmax OLUIHUILU輸出高電平 n OH ?U典型值 = V 輸出低電平 x OL ?U典型值 = V 輸入高電平 i n IH ?U典型值 = V 輸入低電平 a x IL ?U典型值 = V UNH —允許疊加的負(fù)向噪聲電壓的最大值 G2 輸入高電平時(shí)的 噪聲容限： H m i nm i n OHNH ??? UUUUNL 允許疊加的正向噪聲電壓的最大值 2 輸入低電平時(shí)的 噪聲容限： a x OLI L m a xNL ??? UU第三章 邏輯門電路 傳輸延遲時(shí)間 1 uI uO 50%
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