【正文】 門 與或非門 第三章 邏輯門電路 第三章 邏輯門電路 一、邏輯變量與兩狀態(tài)開關(guān) 低電平 高電平 斷開 閉合 高電平 3 V 低電平 0 V 二值邏輯 : 所有邏輯變量只有兩種取值 (1 或 0)。 0 1 0V 5V 1 0 第三章 邏輯門電路 三、分立元件門電路和集成門電路 1. 分立元件門電路 用分立的元器件和導(dǎo)線連接起來(lái)構(gòu)成的門電路。A 40181。A iB = 0 0 2 4 6 8 4 3 2 1 放大區(qū) 截止區(qū) 飽 和 區(qū) 0CE ?uV1CE ?u0 uBE /V iB / 181。 第三章 邏輯門電路 TTL與非門的主要參數(shù)： )( IO ufu ?1 +VCC +5V uI + uO + A B 0 uO /V uI /V 1 2 3 4 1 2 3 4 AB 段： uI V ， uB1 V ， T2 、 T4 截止， T3 、 D 導(dǎo)通。 tpd — 平均傳輸延遲時(shí)間 2P L HP H Lpdttt ??tPLH — 輸出電壓由低到 高時(shí)的傳輸延遲 時(shí)間。 G1 Y2 C D amp。 1 2 amp。 IIH ： 與非門高電平輸入電流 (流入 接在線上的每個(gè)門的輸入端 ) 1 OHO Uu ?1. RC 最大值的估算 CCCO RiVu R???IO iii R ?? IHOH m k InI ??IHOHm i n OHCCm kInIUV???IHOHm i n OHCCm a x C m k InIUVR????iO iI ≥ UOH min RC ≤ 第三章 邏輯門電路 外接電阻 RC 的估算： +V ?CC RC amp。 n … amp。 iI IIL IOL IIL ： 與非門低電平輸入電流 (每個(gè)門只有一個(gè)，與輸入端的個(gè)數(shù)無(wú)關(guān) ) ILImiR ?ILOL ImI ?Cm a x OLCCRUV ??ILOLm a x OLCC39。 第三章 邏輯門電路 其他雙極型電路 ECL電路 射極耦合邏輯 ,簡(jiǎn)稱 ECL,它是非飽和型電路 ,主要特點(diǎn) 是 有極高的工作速度 ,負(fù)載能力強(qiáng)功耗很大，抗干擾能力較差。 0 uO /V uI /V TN 截止、 TP 導(dǎo)通， BC 段：, TNI Uu ? TN 導(dǎo)通 ， uO 略下降。 導(dǎo)通截止 :T N ? 截止導(dǎo)通 :T P ?轉(zhuǎn)折電壓 指為規(guī)定值時(shí)，允許波動(dòng)的最大范圍。 CD 段： TN、 Tp 均導(dǎo)通，流過(guò)兩管的漏極電流達(dá)到最大值 iD = iD（ max) 。 amp。 1 +V?DD Y B G D S TN VSS RD 外接 Y A B amp。 P1 P2 +V?DD Y RD 21 PPY ?? CDAB ?? CDAB ??(3) 可實(shí)現(xiàn)邏輯電平變換： DDOH VU ??(4) 帶負(fù)載能力強(qiáng)。 LSI：幾個(gè) μW ， MSI： 100 μW (2) 電源電壓范圍寬。 (6) 扇出能力強(qiáng)。 (9) 成本低。 5. 多余的輸入端不應(yīng)懸空。 第三章 邏輯門電路 編程邏輯器件 (PLD)簡(jiǎn)介 PLD的基本概念與表示符號(hào) 1. 基本結(jié)構(gòu) 輸 入 電 路 與 門 陣 列 或 門 陣 列 輸 出 電 路 ? ? ? ? ? ? 輸 入 或項(xiàng) 輸入項(xiàng) 積項(xiàng) 輸 出 1 A A A A A A 第三章 邏輯門電路 4. 與門表示法 第三章 邏輯門電路 PLD的基本結(jié)構(gòu) 1. 按可編程情況分 分 類 與陣列 或陣列 輸出電路 出現(xiàn)年代 PROM 固定 可編程 固定 70年代初 PLA 可編程 可編程 固定 70年代中 PAL 可編程 固定 固定 70年代末 GAL 可編程 固定 可組態(tài) 80年代初 第三章 邏輯門電路 (1) PROM — 可編程只讀存儲(chǔ)器 I2 I1 I0 O2 O1 O 0 與 陣列 (固定 ) 或 陣列 (可編程 ) 缺點(diǎn)： ? 只能實(shí)現(xiàn)標(biāo)準(zhǔn) 與或式 ? 芯片面積大 ? 利用率低 ,不經(jīng)濟(jì) 用途： ? 存儲(chǔ)器 ? 函數(shù)表 ? 顯示譯碼電路 (Programmable Read Only Memory） 第三章 邏輯門電路 (2) PLA — 可編程邏輯陣列 I2 I1 I0 O2 O1 O 0 與 陣列 (可編程 ) 或 陣列 (可編程 ) 優(yōu)點(diǎn)： ? 與陣列、或陣列 都可編程 ? 能實(shí)現(xiàn)最簡(jiǎn)與或式 缺點(diǎn)： ? 價(jià)格較高 ? 門的利用率不高 (Programmable Logic Array) 第三章 邏輯門電路 (3) PAL — 可編程陣列邏輯 I2 I1 I0 O2 O1 O 0 與 陣列 (可編程 ) 或 陣列 (固定 ) 優(yōu)點(diǎn)： ? 速度高 ? 價(jià)格低 ? 采用編程器現(xiàn)場(chǎng) 編程 缺點(diǎn)： ? 輸出方式固定 一次編程 (Programmable Array Logic) 第三章 邏輯門電路 (4) GAL — 通用陣列邏輯 I2 I1 I0 O2 O1 O 0 與 陣列 (可編程 ) 或 陣列 (固定 ) 優(yōu)點(diǎn)： ? 具有 PAL 的功能 ? 采用邏輯宏單元 使輸出自行組態(tài) ? 功能更強(qiáng)，使用 靈活，應(yīng)用廣泛 (Generic Array Logic) 第三章 邏輯門電路 2. 按可編程和改寫方法分 PLD 編程方式 改寫方法 特點(diǎn)、用途 第一代 一次性掩模 （廠家） 不能改寫 固定程序、數(shù)據(jù)、函數(shù)表、字符發(fā)生器 第二代 編程器 (用戶 ) 紫外光擦除 先擦除，后編程 第三代 編程器 (用戶 ) 電擦除 擦除、編程同時(shí)進(jìn)行 第四代 在系統(tǒng)可編程 軟件 直接在目標(biāo)系統(tǒng)或線路板上編程 3. 按組合、時(shí)序分 組合型 PAL 組合 電路 PROM、 PLA 時(shí)序 電路 時(shí)序型 PAL GAL (也可實(shí)現(xiàn)組合電路 ) 第三章 邏輯門電路 第三章 小結(jié) 一、半導(dǎo)體二極管、三極管和 MOS 管 是數(shù)字電路中的基本開關(guān)元件，一般都工作在開關(guān)狀態(tài)。 第三章 邏輯門電路 二、分立元件門電路 主要介紹了由 半導(dǎo)體二極管、三極管和 MOS 管 構(gòu)成的與門、或門和非門。 特殊功能 — 三態(tài)門、 OC門、 OD門和傳輸門。 2. 與其它輸入端并聯(lián)。 A 1Y100? 100k? = 1 ≥1 A 1Y100? 100k? A?≥1 A 1Y100? 100k? = 0 A?第三章 邏輯門電路 [練習(xí) ] 寫出圖中所示各個(gè)門電路輸出端的邏輯