【正文】 本實(shí)驗(yàn)是以 KEY KEY1為控制整個(gè)鬧鐘的校時(shí)，校分，校鬧鐘時(shí)、分，分別將 KEY2[1],KEY2[0],KEY1，送到實(shí)驗(yàn)上的三個(gè)鍵，由這三個(gè)鍵來控制整個(gè)校時(shí)，校分，校鬧鐘時(shí)，校鬧鐘分的過程，加上分別連接的鍵叫 A,B,C 鍵 . 實(shí) 驗(yàn) 仿真 結(jié)果 則當(dāng) A=0， B=1,C=0 時(shí)是對(duì)時(shí)鐘進(jìn)行校時(shí)，時(shí)個(gè)位和時(shí)十位會(huì)以二十四進(jìn)制循環(huán)自動(dòng)增加 。 altsyncram_ponent : altsyncram GENERIC MAP ( intended_device_family = Cyclone, width_a = 4, widthad_a = 8, numwords_a = 256, operation_mode = ROM, outdata_reg_a = UNREGISTERED, address_aclr_a = NONE, outdata_aclr_a = NONE, width_byteena_a = 1, init_file = , lpm_hint = ENABLE_RUNTIME_MOD=YES, INSTANCE_NAME=rom2, lpm_type = altsyncram) PORT MAP ( clock0 = inclock, address_a = address, q_a = sub_wire0)。 END COMPONENT。 address_a : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 lpm_type : STRING)。 init_file : STRING。 outdata_aclr_a : STRING。 outdata_reg_a : STRING。 numwords_a : NATURAL。 width_a : NATURAL。 ARCHITECTURE SYN OF music IS SIGNAL sub_wire0 : STD_LOGIC_VECTOR (3 DOWNTO 0)。 q : OUT STD_LOGIC_VECTOR (3 DOWNTO 0))。 ENTITY music IS PORT 第四 章 模塊電路設(shè)計(jì) 15 ( address : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 LIBRARY altera_mf。 LIBRARY ieee。 END PROCESS。 END CASE。 WHEN 1111 = Tone=11011000000 。 WHEN 1100 = Tone=11001010110 。 WHEN 1001 = Tone=10111001000 。 WHEN 0111 = Tone=10101011100 。 WHEN 0101 = Tone=10010101101 。 WHEN 0010 = Tone=01110010000 。使能信號(hào) ELSE CASE Index IS 譯碼電路，查表方式，控制音調(diào)的預(yù)置數(shù) WHEN 0000 = Tone=11111111111 。039。 END。 Tone : OUT STD_LOGIC_VECTOR (10 DOWNTO 0)。 USE 。 END。 END PROCESS。) THEN Counter = Counter+1。EVENT AND clk = 39。 BEGIN CNT8 : PROCESS(clk,Counter) BEGIN IF Counter=138 THEN Counter = 00000000。 END COMPONENT。 選題背景 14 inclock : IN STD_LOGIC 。 END。 ENTITY NoteTabs IS PORT (clk : IN STD_LOGIC。 USE 。 END。 END IF。039。139。139。 THEN Count2 := NOT Count2。EVENT AND FullSpkS = 39。 DelaySpkS : PROCESS(FullSpkS)將輸出再 2 分頻，展寬脈沖，使揚(yáng)聲器有足夠功率發(fā)音 VARIABLE Count2 : STD_LOGIC。 END IF。039。 ELSE Count11 := Count11 + 1。 FullSpkS = 39。139。 BEGIN IF PreCLK39。 END PROCESS。 THEN Count4 := Count4 + 1。EVENT AND clk = 39。 Count4 := 0000。 將 CLK 進(jìn)行 16 分頻， PreCLK 為 CLK 的 16 分頻 IF Count411 THEN PreCLK = 39。 BEGIN PreCLK = 39。 ARCHITECTURE one OF Speakera IS SIGNAL PreCLK, FullSpkS : STD_LOGIC。 SpkS : OUT STD_LOGIC )。 ENTITY Speakera IS PORT ( clk : IN STD_LOGIC。 USE 。 end one。 end if。 s1=1111。 m1=setm1。 else 鬧鈴時(shí)間現(xiàn)實(shí)和設(shè)置模式 h1=seth1。 s1=sec1。 m1=min1。 then計(jì)時(shí)時(shí)間顯示和設(shè)置模式 h1=hou1。 disp:process(md1,hou1,hou2,min1,min2,sec1,sec2,seth1,seth2,setm1,setm2) begin if md1=39。 end if。039。139。139。 鬧鈴 speaker:process(clk,hou1,hou2,min1,min2) begin if clk39。 end if。 and md2=01then setm2=setm2+1。 elsif md1=39。139。 setmin2:process(clk,md1,md2) begin if clk39。 end if。 elsif setm2=1001then setm1=setm1+1。139。 時(shí)間設(shè)置分鐘部分 setmin1:process(clk,setm2) begin if clk39。 end if。 and md2=00 then seth2=seth2+1。 elsif md1=39。139。 sethour2:process(clk,md1,md2,seth1) begin if clk39。 end if。 elsif seth2=1001 then seth1=seth1+1。139。 時(shí)間設(shè)置小時(shí)部分 sethour1:process(clk,seth2) begin if clk39。 end if。 else sec2=sec2+1。139。 秒個(gè)位 s220:process(clk) begin if clk39。end if。 end if。 then if (sec1=0101 and sec2=1001)then sec1=0000。event and clk=39。 end process m220。 end if。 and md2=00)then min2=min2+1。 else if (sec1=0101 and sec2=1001) or(md1=39。039。 then if min2=1001and (sec1=0101 and sec2=1001)then min2=0000。event and clk=39。 第四 章 模塊電路設(shè)計(jì) 11 end process m110。 end if。 and md2=00)then min1=min1+1。 elsif (min2=1001and (sec1=0101 and sec2=1001)) or (min2=1001and md1=39。039。 then if (min1=0101 and min2=1001) and (sec1=0101 and sec2=1001) then min1=0000。event and clk=39。 end process h220。 end if。 and md2=01) then hou2=hou2+1。 elsif ((min1=0101 and min2=1001) and (sec1=0101 and sec2=1001)) or (md1=39。md=39。039。 elsif hou2=1001and(min1=0101 and min2=1001) and (sec1=0101 and sec2=1001) then hou2=0000。139。 小時(shí)個(gè)位 h220:process(clk,min1,min2,sec1,sec2,md1,md2,hou1) begin if clk39。 end if。 and md2=01) then hou1=hou1+1。 elsif (hou2=1001and(min1=0101 and min2=1001) and (sec1=0101 and sec2=1001))or (hou2=1001and md1=39。039。 then if (hou1=0010 and hou2=0011)and(min1=0101 and min2=1001) and (sec1=0101 and sec2=1001) then hou1=0000。event and clk=39。 signal sec2:std_logic_vector(3 downto 0)。 signal setm2:std_logic_vector(3 downto 0)。 signal seth2:std_logic_vector(3 downto 0)。 signal min2:std_logic_vector(3 downto 0)。 signal hou2:std_logic_vector(3 downto 0)。 end shizhong。 clken:out std_logic。 md1:in std_logic。 use 。 第四 章 模塊電路設(shè)計(jì) 9 第四章 模塊電路設(shè)計(jì) 模塊電路圖設(shè)計(jì) 圖 模塊電路圖 各模塊電路設(shè)計(jì) 1) 時(shí)鐘控制模塊： library ieee。當(dāng)數(shù)字 鬧 鐘處于計(jì)時(shí)狀態(tài)時(shí)， 3 個(gè)計(jì)數(shù)器允許計(jì)數(shù)，且秒、分、時(shí)計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘信號(hào)分別為 CLK,秒的進(jìn)位 , 分的進(jìn)位 。數(shù)字 鬧 鐘除了能夠正常計(jì)時(shí)外，還應(yīng)能夠?qū)r(shí)間進(jìn)行調(diào)整。秒計(jì)數(shù)器的計(jì)數(shù)時(shí)鐘 CLK為 1Hz 的標(biāo)準(zhǔn)信號(hào)。 顯示驅(qū)動(dòng)器：根據(jù)需要顯示當(dāng)前時(shí)間、用戶設(shè)置的鬧鐘時(shí)間或用戶通過鍵盤輸入新的時(shí)間，同時(shí)判斷當(dāng)前時(shí)間是否已到了鬧鐘時(shí)間，實(shí) 際上是一個(gè)多路選擇器加比較器。 時(shí)間計(jì)數(shù)器：實(shí)際上是一個(gè)異步復(fù)位 、異步置數(shù)的累加器，通常情況下進(jìn)行時(shí)鐘累加計(jì)數(shù)，必要時(shí)可置入新的時(shí)鐘值，然后從該值開始新的計(jì)數(shù)。 鍵盤緩沖器：是一個(gè)移位寄存器，暫存用戶鍵入的數(shù)字，并且實(shí)現(xiàn)用戶鍵入數(shù)字在顯示器上從左到右依次顯示。 數(shù)字鬧鐘各部分作用 鬧鐘控制器：整個(gè)系統(tǒng)正常有序工作的核心，按設(shè)計(jì)要求產(chǎn)生相應(yīng)的控制邏輯以控制其他部分工作。 SOUNDALARM 用于控制揚(yáng)聲器發(fā)聲，當(dāng) SOUNDALARM=’ 1’時(shí)，揚(yáng)聲器發(fā)出蜂鳴，表示