【正文】 elsif( p=39。139。039。 end if。139。039。)then secondH= secondH +1。 and up=39。 8 when 5= if(k=39。)then minuteL= minuteL1。 and down=39。 elsif( p=39。139。039。 end if。139。039。)then minuteH= minuteH +1。 and up=39。 when 3 = if(k=39。)then hourL= hourL1。 and down=39。 elsif( p=39。139。039。 end if。139。039。)then hourH=hourH+1。 and up=39。 case stat is when 1 = if(k=39。)then stat=stat+1。 and set=39。 then if ( d=39。 p=down if time=39。 then d=set。event and clk = 39。 此模塊的主要作用是完成 24 小時的即時顯示。 7 hourL:=0。 end if。 hourL:=0。 end if。 minuteH:=0。 end if。 minuteL:=0。 end if。 secondH:=0。 end if。 secondL:=0。 secondL:=secondL+1。 if ct=1000 then 1 秒計時。 then t:=t+1。event and clk_1k = 39。通過次 5 個功能鍵，便可實現(xiàn)多功能數(shù)字時鐘，擁有計時 /校時功能，設(shè)定鬧鐘功能，整點報時功能。 輸入： naozhong 關(guān)閉蜂鳴器鍵 輸出：蜂鳴器發(fā)出蜂鳴聲 功能概述 輸入一個 250KHZ 的方波信號，運(yùn)用 VHDL 語言對其進(jìn)行編譯，用計數(shù)器對方 波信號進(jìn)行技術(shù)，當(dāng) t=2500000 時， secondl 自動 +1，不斷進(jìn)行累加，可以達(dá)到實現(xiàn)數(shù)字鐘自動 6 計時功能。 輸入： time 狀態(tài)轉(zhuǎn)換鍵， set 數(shù)碼管選定鍵， up+1 鍵， down1 鍵 輸出：設(shè)定后的 秒，分，小時 （ 4）設(shè)定鬧鐘模塊： 與校時操作類似，只是先將 time 鍵置于 ?1?， 再運(yùn)用功能鍵 set 鍵對八位數(shù)碼管進(jìn)行選擇，并由功能鍵 up 鍵進(jìn)行 +1 與 down 鍵進(jìn)行 1 操作，通過此 4 個 功能鍵進(jìn)行校時設(shè)置 輸入： time 狀態(tài)轉(zhuǎn)換鍵， set 數(shù)碼管選定鍵， up+1 鍵， down1 鍵 輸出：所定的鬧鐘時間 秒，分，小時 （ 5）整點蜂鳴報時 運(yùn)用軟件進(jìn)行設(shè)置，當(dāng) minuteH 與 minuteL 均為零時，蜂鳴器響，也就是沒次整點時，蜂鳴器自動響一分鐘，如果想設(shè)置響的時間，可以手動改即可。 主要模塊 主要模塊包括： （ 1）輸入一個 250KHZ 的方波信號 （ 2）計時模塊 : 將 time 鍵置于 ?0?，用軟件設(shè)計，當(dāng)脈沖累計 2500000 次時 secondl 自動 +1，以此類推，可得出數(shù)字時鐘，并用 8 位 7 段對各時間進(jìn)行顯示 。down1。 （ 3）鬧鐘設(shè)定模式： 5 將 time 鍵置于 ?1?，設(shè)定模式與校時時設(shè)定一樣，運(yùn)用功能鍵 set 鍵對八位數(shù)碼管進(jìn)行選擇，并由功能鍵 up 鍵進(jìn)行 +1 與 down 鍵進(jìn)行 1 操作，通過此 4 個功能鍵進(jìn)行校時設(shè)置。 Set數(shù)碼管 7 Set數(shù)碼管 6 Set數(shù)碼管 5 Set數(shù)碼管 4 Set數(shù)碼管 3 Set數(shù)碼管 2 Set數(shù)碼管 1 Up+1。此模式下顯示當(dāng)前時間。這種輸入方式最后所能達(dá)到的工作速度和芯片利用率也是主要取決于綜合軟件。在圖形的方式下定義好各個工作狀態(tài)，然后在各個狀態(tài)上輸入轉(zhuǎn)換條件以及相應(yīng)的輸入輸出，最后生成 HDL 語言描述，送去綜合軟件綜合到可編程邏輯器件的內(nèi)部。電路原理圖方式描述比較直觀和高效，對綜合軟件的要求不高。有的軟件 3種輸入方法都支持，如 ActiveHDL。 。 HDL 既可以描述底層設(shè)計，也可以描述頂層的設(shè)計，但它不容易做到較高的工作速度和芯片利用率。編程語言主要有 VHDL 和Verilog 兩種硬件描述語言；編程工具主要是兩大廠家 Altera 和 Xilinx 的集成綜合 EDA 軟件（如 MAX+plusII、 QuartusII、 Foundation、 ISE）以及第三方工具（如 FPGA Express、 Modelsim、Synposys SVS 等）。 FPGA 編程原理 硬件設(shè)計需要根據(jù)各種性能指標(biāo)、成本、開發(fā)周期等因素，確定最佳的實現(xiàn)方案，畫出系統(tǒng)框圖，選擇芯片，設(shè)計 PCB 并最終形成樣機(jī)。這 3種可編程電路是：可編程邏輯模塊（ CLBConfigurable Logic Block）、輸入 /輸出模塊（ IOBI/O Block）和互連資源（ IR—Interconnect Resource）。這些優(yōu)點使得 CPLA/FPGA 技術(shù)在 20 世紀(jì) 90 年代以后得到飛速的發(fā)展，同時也大大推動了 3 EDA 軟件和硬件描述語言 HDL 的進(jìn)步。通過軟件仿真可以事先驗證設(shè)計的正確性，在 PCB 完成以后，利用 CPLD/FPGA 的在線修改功能，隨時修改設(shè)計而不必改動硬件電路。 CPLD/PGFA 幾乎能完成任何數(shù)字器件的功能，上至高性能 CPU，下至簡單的 74 電路。在 ASIC 和 PLD 設(shè)計方面，向超高 速、高密度、低功耗、低電壓方向發(fā)展。開展 “數(shù)控化 ”工程和 “數(shù)字化 ”工程。要大力推進(jìn)制造業(yè)信息化，積極開展計算機(jī)輔助設(shè)計（ CAD）、計算機(jī)輔助工程（ CAE）、計算機(jī)輔助工藝（ CAPP）、計算機(jī)機(jī)輔助制造（ CAM）、產(chǎn)品數(shù)據(jù)管理（ PDM）、制造資源計劃（ MRPII）及企業(yè)資源管理（ ERP）等。為了與臺灣和美國的設(shè)計工程師形成更有力的競爭，中國的設(shè)計隊伍有必要購入一些最新的 EDA 技術(shù)。 中國國內(nèi) EDA 發(fā)展情況 從目前的 EDA 技術(shù)來看，其發(fā)展趨勢是政府重視、使用普及、應(yīng)用文泛、工具多樣、軟件功能強(qiáng)大。即使是普通的電子產(chǎn)品的開發(fā)， EDA 技術(shù)常常使一些原來的技術(shù)瓶頸得以輕松突破，從而使產(chǎn)品的開發(fā)周期大為縮短、性能價格比大幅提高。 VHDL 2 1 緒論 在信息產(chǎn)業(yè)中 EDA 產(chǎn)生的影響 隨著大規(guī)模集成電路技術(shù)和計算機(jī)技術(shù)的不斷發(fā)展，在涉及通信、國防、航天、醫(yī)學(xué)、工業(yè)自動化、計算機(jī)應(yīng)用、儀器儀表等領(lǐng)域的電子系統(tǒng)設(shè)計工作中， EDA 技術(shù)的含量正以驚人的速度上升 。 EDA。 關(guān)鍵詞 ：數(shù)字鬧鐘； EDA； PGA； VHDL； the Design of Digital Clock System on FPGA QinYi Dept. Information Engineering, Nanjing University of Information Science amp。在 Quartus 11 開發(fā)環(huán)境中編譯和仿真了所設(shè)計的程序，并逐一調(diào)試驗證程序的運(yùn)行狀況。 EDA 技術(shù)就是依賴功能強(qiáng)大的計算機(jī)，在 EDA