基于嵌入式的數(shù)字鬧鐘設(shè)計(jì)-資料下載頁
2024-11-08 01:27本頁面
【導(dǎo)讀】點(diǎn)，符合電子儀器儀表的發(fā)展趨勢，具有廣闊的市場前景。EDA技術(shù)就是依賴功能強(qiáng)大的計(jì)算機(jī)，在EDA. 真測試，直至實(shí)現(xiàn)既定的電子線路系統(tǒng)功能。本文介紹了基于VHDL硬件描述語言設(shè)計(jì)的多功能數(shù)字鬧鐘的。在Quartus11開發(fā)環(huán)境中編譯和仿真了所設(shè)計(jì)的程序，并逐一調(diào)試驗(yàn)證程序的運(yùn)行狀況。
【正文】 fth display. case aminuteL is when 0 = dled=XFC。0 when 1 = dled=X60。1 when 2 = dled=XDA。2 when 3 = dled=XF2。3 when 4 = dled=X66。4 when 5 = dled=XB6。5 when 6 = dled=XBE。6 when 7 = dled=XE0。7 when 8 = dled=XFE。8 when 9 = dled=XF6。9 when others = null。 end case。 when 5 = L=101。 Enable the sixth display. dled=X01。 Blanked. when 6 = L=110。 Enable the seventh display. case asecondH is when 0 = dled=XFC。0 when 1 = dled=X60。1 when 2 = dled=XDA。2 when 3 = dled=XF2。3 when 4 = dled=X66。4 when 5 = dled=XB6。5 when others = null。 end case。 when 7 = L=111。 Enable the rightmost display case asecondL is 12 when 0 = dled=XFC。0 when 1 = dled=X60。1 when 2 = dled=XDA。2 when 3 = dled=XF2。3 when 4 = dled=X66。4 when 5 = dled=XB6。5 when 6 = dled=XBE。6 when 7 = dled=XE0。7 when 8 = dled=XFE。8 when 9 = dled=XF6。9 when others = null。 end case。 end case。 此模塊實(shí)現(xiàn)數(shù)字鐘的顯示及鬧鐘設(shè)定時(shí)的顯示。 蜂鳴器模 塊設(shè)計(jì) if ((hourH = alarm_hourH) and (hourL= alarm_hourL) and (minuteH = alarm_minuteH) and (minuteL = alarm_minuteL)) or ((minuteH=0)and(minuteL=0) )then sound=39。139。 end if。 if (naozhong=39。139。)then sound=39。039。 end if。 此模塊實(shí)現(xiàn)鬧鐘蜂鳴以及整點(diǎn)蜂鳴報(bào)時(shí)。 6 設(shè)計(jì)的仿真和運(yùn)行結(jié)果 （ 1）將 time 鍵置于 ?0?，輸入 clk 信號，可以得到時(shí)鐘輸出波形為： 13 圖 2 此時(shí)時(shí)鐘自動(dòng)計(jì)時(shí)，并且將計(jì)時(shí)數(shù)據(jù)傳送至顯示管顯示。如上圖 asecond=second。 （ 2）將 time 鍵置于 ?0?，輸入 clk 信號，并將 set 改為 20 分頻信號， up 與 down 信號交叉為 1，得到時(shí)鐘輸出波形為： 圖 3 如圖所示此時(shí)時(shí)間不是正常變化，因?yàn)橛惺謩?dòng)設(shè)置進(jìn)行 up（ +1）操作和 down（ 1）操作，并且將時(shí)間由數(shù)碼管顯示。 14 （ 3）將 time鍵置于‘ 1’，則顯示鬧鐘初始 調(diào)節(jié)狀態(tài)： 圖 4 此時(shí) secondl,secondH,minuteL,minuteH,hourL,hourH 不受影響，均自動(dòng)計(jì)時(shí)，但是并不由數(shù)碼管進(jìn)行顯示，此時(shí)顯示的是鬧鐘初定時(shí)間，這時(shí)均為 0。由于 set 變化， stat 順序發(fā)生變化。 （ 4）將 time 置于 ?1?，并可以改變 set 鍵進(jìn)行數(shù)碼管選擇，并用 up（ +1）操作和 down（ 1）操作，進(jìn)行鬧鐘的初步設(shè)定。 圖 5 此時(shí)可以得到時(shí)鐘的初步設(shè)定。 15 7 總結(jié) 通過本次實(shí)驗(yàn)，系統(tǒng)的復(fù)習(xí)整個(gè) EDA 的知識，并且了解了 CPLD 可編 程芯片的結(jié)構(gòu)和引腳，能夠熟練的運(yùn)用 quartus II 這個(gè)軟件，尤其可貴的是，學(xué)會了使用這個(gè)軟件來給程序配置引腳，并且實(shí)際的通過實(shí)驗(yàn)箱的幾個(gè)按鍵就可以控制整個(gè)操作的過程，終于感到自己所學(xué)到的知識可以付諸到實(shí)踐了。 在此次的數(shù)字鐘設(shè)計(jì)過程中，更進(jìn)一步地熟悉有關(guān)數(shù)字電路的知識和具體應(yīng)用。學(xué)會了利 Max+plus 和 QuarterII 軟件進(jìn)行原理圖的繪制，硬件描述語言 VHDL 的編寫，程序的仿真等工作。并能根據(jù)仿真結(jié)果分析設(shè)計(jì)的存在的問題和缺陷，從而進(jìn)行程序的調(diào)試和完善。 在設(shè)計(jì)電路中，往往是先仿真后連接實(shí)物圖，但有 時(shí)候仿真和電路連接并不是完全一致的，例如在對具體模塊的仿真的過程中，往往沒有考慮到整體設(shè)計(jì)的層面以及與上下模塊接口的設(shè)計(jì)。再加上器件對信號的延時(shí)等問題，實(shí)際下載到實(shí)驗(yàn)箱上后會出現(xiàn)一系列的問題，因此仿真圖和電路連接圖還是有一定區(qū)別的。 此次的數(shù)字鐘設(shè)計(jì)重在于按鍵的控制和各個(gè)模塊代碼的編寫，雖然能把鍵盤接口和各個(gè)模塊的代碼編寫出來，并能正常顯示，但對于各個(gè)模塊的優(yōu)化設(shè)計(jì)還有一定的缺陷和不足?？偟膩碚f，通過這次的設(shè)計(jì)實(shí)驗(yàn)更進(jìn)一步地增強(qiáng)了實(shí)驗(yàn)的動(dòng)手能力，對數(shù)字鐘的工作原理也有了更加透徹的理解。在本設(shè)計(jì)調(diào)試過程中遇到 了一些問題如下： ，數(shù)碼管顯示全部為零，計(jì)數(shù)器不工作，經(jīng)分析得知程序中的總的清零信號保持有效狀態(tài)，改動(dòng)程序后計(jì)數(shù)器開始計(jì)數(shù)。 59 時(shí)變 0 時(shí)，分計(jì)數(shù)模塊滯后計(jì)數(shù)，考慮的器件的延時(shí)，將程序中秒的進(jìn)位信號提前 1 秒。 3 在檢測按鍵時(shí)，由于有些按鍵控制是秒時(shí)鐘同步的，所以控制起來顯得梢慢些，但是工作正常，能滿足實(shí)際的需要。 參考文獻(xiàn) [1]高吉祥 .電子技術(shù)基礎(chǔ)實(shí)驗(yàn)與課程設(shè)計(jì) [M].電子工業(yè)出版社 ， 2020 [2]呂思忠 .數(shù)子電路實(shí)驗(yàn)與課程設(shè)計(jì) [M].哈爾濱工業(yè)大學(xué)出版社 ， 2020 [3]謝自美 .電子線路設(shè)計(jì)、實(shí)驗(yàn)、測試 [M].華中理工大學(xué)出版社 ,2020 [4]趙志杰 .集成電路應(yīng)用識圖方法 [M].機(jī)械工業(yè)出版社 ， 2020 [5]張慶雙 .電子元器件的選用與檢測 [M].機(jī)械工業(yè)出版社 ， 2020 [6]趙保經(jīng) .中國集成電路大全 [M].國防工業(yè)出版社 ,1985 [7]王開軍 ,姜宇柏 .面向 CPLD/FPGA 的 VHDL 設(shè)計(jì) [M].機(jī)械工業(yè)出版社 ,2020 [8]廖日坤 .CPLD/FPGA嵌入式應(yīng)用開發(fā)技術(shù)白金手冊 [M].中國電力出版社， 2020
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