【正文】 作部件、寄存器回寫部件 5 個(gè)獨(dú)立的功能部件完成。 3) 執(zhí)行指令：根據(jù)分析指令時(shí)產(chǎn)生的 “ 操作命令 ” 形成相應(yīng)的操作控制信號(hào)序列，通過(guò)運(yùn)算器，存儲(chǔ)器及輸入 /輸出設(shè)備的執(zhí)行，實(shí)現(xiàn)每條指令的功能，其中包括對(duì)運(yùn)算結(jié)果的處理以及下條指令地址的形成。 2) 分析指令：即指令譯碼。 CPU的作用 是協(xié)調(diào)并控制計(jì)算機(jī)的各個(gè)部件執(zhí)行程序的指令序列，使其有條不紊地進(jìn)行。 Y Y Y 圖 CPU的基本結(jié)構(gòu) CPU 的功能及模塊的劃分 計(jì)算機(jī)進(jìn)行信息處理可分為兩個(gè)步驟： 首先將數(shù)據(jù)和程序 (即指令序列 )輸入到計(jì)算機(jī)的存儲(chǔ)器中。由于軟件編程的靈活性，實(shí)際上可隨意做出任意進(jìn)制的正計(jì)時(shí)或倒計(jì)時(shí)電子鐘。當(dāng) sec滿 60時(shí)（此時(shí)時(shí)間為 60s），使 min加 1，同時(shí)清除 sec。 圖 2 工業(yè)生產(chǎn)節(jié)能時(shí)控器方框圖 單片機(jī) 按 鍵 輸 入 蜂鳴器 繼電器 電源 基于 FPGA 的嵌入式 CPU 設(shè)計(jì) 6 單片機(jī)計(jì)時(shí)原理 單片機(jī)作精確的電子鐘使用，其根本原因是利用了單片機(jī)內(nèi)部的 一個(gè) 16位定時(shí)器（ T0或 T1），通過(guò)設(shè)置，使 T0（或 T1） 產(chǎn)生一定時(shí)間（如 100ms）的精確定時(shí)中斷。平時(shí)，交流電經(jīng)降壓，整流，過(guò)濾，穩(wěn)壓成 5V 直流電源供系統(tǒng)工作。其采用程序動(dòng)態(tài)掃描顯示，這樣與靜態(tài)顯示相比， 可節(jié) 約大量的外部元器件。 按鍵輸入電路負(fù)責(zé)輸入單片機(jī)中一系列工作參數(shù)及功能設(shè)定，如進(jìn)行走時(shí)設(shè)置，定時(shí)設(shè)置等。 基于 FPGA 的嵌入式 CPU 設(shè)計(jì) 5 ２ 系統(tǒng)方案 基于 單 片機(jī)的工業(yè)生產(chǎn)節(jié)能時(shí)控器的系統(tǒng)是由 AT89C2051單片機(jī)，按鍵輸入，數(shù)碼管顯示器，繼電器，蜂鳴器及電源等 6部組成。 CPU 是一個(gè)復(fù)雜的系統(tǒng)，通過(guò)基于 FPGA 的 RISC CPU 的設(shè)計(jì)可以較好地掌握 FPGA 的設(shè)計(jì)的一般流程，熟悉計(jì)算機(jī)系統(tǒng)的組成原理，能很好地考查這大學(xué)四年來(lái)所學(xué)有知識(shí)，培養(yǎng)獨(dú)立分析問(wèn)題、解決問(wèn)題的能力和初步進(jìn)行科學(xué)研究的能力以及創(chuàng)新意識(shí)、創(chuàng)新能力和獲取新知識(shí)能力的訓(xùn)練。 本文設(shè)計(jì)一個(gè)基于 FPGA 的 CPU，具體設(shè)計(jì) 為 16 位的 RISC CPU，采用哈佛結(jié)構(gòu)。其中，通過(guò) IP 軟核授權(quán)的方案能讓廠商加快產(chǎn)品上市時(shí)程，但同時(shí)會(huì)引起成本的上升，并且廠商要獲得這些IP 核不是件容易的事。由于 FPGA 設(shè)計(jì)是以軟核的設(shè)計(jì)和使用為主的，隨著基于 FPGA 的嵌入式系統(tǒng)的設(shè)計(jì)技術(shù)和市場(chǎng)的成熟，嵌入式 CPU 軟核的大量應(yīng)用成為了可能。嵌入式系統(tǒng)的硬件通常包括 CPU、存儲(chǔ)器和各種外設(shè)器件，其中 CPU 是系統(tǒng)的核心，其重要性不言而喻。這樣可以較好地分析高速設(shè)計(jì)的信號(hào)完整性、電磁干擾 (EMI)等電路特性。布局布線后仿真的主要目的在于發(fā)現(xiàn)時(shí)序違規(guī) (Timing Violation)，即不滿足時(shí)序約柬?xiàng)l件或者器件固有時(shí)序規(guī)則 (建立時(shí)間、保持時(shí)間等 )的情況。布局布線之后生成的仿真時(shí)延文件包含的時(shí)延信息最全，不僅包含門延時(shí)，還包含實(shí)際布線延時(shí)，所以布線后仿真最準(zhǔn)確，能較好地反映芯片實(shí)際的工作情況。所謂布線 (Route)是指根據(jù)布局的拓?fù)浣Y(jié)構(gòu)，利用 FPGA 內(nèi)部的各種連線資源，合理正確連接各個(gè)元件的過(guò)程 [10]。 5) 實(shí)現(xiàn)與布局布線 [8]：綜合結(jié)構(gòu)的本質(zhì)是一些由與、或、非門，觸發(fā)器， RAM 等基本邏輯單元組成的邏輯網(wǎng)表，它與芯片實(shí)際的配置情況還有較大差距 [9]。綜合后仿真雖然比功能仿真精確一些，但是只能估計(jì)門延時(shí)，不能估計(jì)線延時(shí)，仿真結(jié)果與布線后的實(shí)際情況還有一定的差距，并不十分準(zhǔn)確 [7]。 4) 綜合后仿真：綜合完成后需要檢查總和結(jié)果是 否和原設(shè)計(jì)一致，作綜合后仿真。通過(guò)仿真能及時(shí)發(fā)現(xiàn)設(shè)計(jì)中的錯(cuò)誤，加快設(shè)計(jì)進(jìn)度，提高設(shè)計(jì)的可靠性。波型輸入與狀態(tài)機(jī)輸入 方法是兩種常用的輔助設(shè)計(jì)輸入方法 [5]。目前進(jìn)行大型工程設(shè)計(jì)時(shí)，最常用的方法是 HDL 設(shè)計(jì)輸入法，其中影響最為廣泛的 HDL 語(yǔ)言是 VHDL 和 Verilog HDL。原理圖設(shè)計(jì)輸入法在早期應(yīng)用的比較廣泛，它根據(jù)設(shè)計(jì)要求，選用器件、繪制原理圖、完成輸入過(guò)程。 FPGA 的設(shè)計(jì)流程 一般說(shuō)來(lái)，完整的 FPGA 設(shè)計(jì)流程包括電路設(shè)計(jì)與輸入、功能仿真、綜合、綜合后仿真、實(shí)現(xiàn)、布線后仿真與驗(yàn)證、板級(jí)仿真驗(yàn)證與調(diào)試等主要步驟： 1) 電路設(shè)計(jì)與輸入：電路設(shè)計(jì)與輸入是指通過(guò)某些規(guī)范的描述方式，將工程師電路構(gòu)思輸入給 EDA 工具。 FPGA 的基本組成部分有可編程輸入 /輸出單元、基本可編程邏輯單元、嵌入式塊 RAM。FPGA 是在 CPLD 的基礎(chǔ)上發(fā)展起來(lái)的新型高性能可編程邏輯器件，它一般采用 SRAM 工藝，也有一些專用器件采用 Flash 工藝或反熔絲 (AntiFuse)工藝等。 CPLD 是在 PAL/GAL 的基礎(chǔ)上發(fā)展起來(lái)的一般也采用 E2CMOS 工藝，也有少數(shù)廠商采用 Flash 工藝，其基本結(jié)構(gòu)由可編程 I/O 單元、基本邏輯單元、布線池和其他輔助 功能模塊構(gòu)成， CPLD 可實(shí)現(xiàn)的邏輯功能比 PAL/GAL 有了大幅度的提升，一般可以完成設(shè)計(jì)中較復(fù)雜、較高速度的邏輯功能，如接口轉(zhuǎn)換、總線控制等。 PAL/GAL 是早期可編程邏輯器件的發(fā)展形式，其特點(diǎn)是大多基于 E2CMOS 工藝，結(jié)構(gòu)較為簡(jiǎn)單，可編程邏輯單元多為與、或陣列，可編程單元密度較低，僅能使用于某些簡(jiǎn)單的數(shù)字邏輯電路。從 廣義上講，可編程邏輯器件是指一切通過(guò)軟件手段更改、配置器件內(nèi)部連接結(jié)構(gòu)和邏輯單元，完成既定設(shè)計(jì)功能的數(shù)字集成電路。但是，隨著計(jì)算機(jī)技術(shù)、大規(guī) 模集成電路技術(shù)的發(fā)展這種傳統(tǒng)的設(shè)計(jì)方法己大大落后于當(dāng)今技術(shù)的發(fā)展。 4) 主要設(shè)計(jì)文件是電原理圖。 2) 采用通用的邏輯元、器件。后者是在前者的基礎(chǔ)上，并且利用了當(dāng)今科技最新發(fā)展成果而建立起來(lái)的方法。一是傳統(tǒng)設(shè)計(jì)方法，二是利用可編程邏輯器件的硬件電路設(shè)計(jì)方法。 集成電路設(shè)計(jì)方法 集成電路能夠迅速發(fā)展和其設(shè) 計(jì)方法的進(jìn)步是離不開(kāi)的。指令經(jīng)過(guò)精簡(jiǎn)后，計(jì)算機(jī)體系結(jié)構(gòu)自然趨于簡(jiǎn)單。它排除了那些實(shí)現(xiàn)復(fù)雜功能的復(fù)雜指令，保留了經(jīng)驗(yàn)證的能提高機(jī)器性能的指令。 RISC 的設(shè)計(jì)原則是使系統(tǒng)設(shè)計(jì)達(dá)到最高的有效速度 [4]。它的應(yīng)用范圍也遠(yuǎn)比 X86來(lái)得廣泛，大到各種超級(jí)計(jì)算機(jī)、工作站、高階服務(wù)器，小到各類嵌入式設(shè)備、家用游戲基于 FPGA 的嵌入式 CPU 設(shè)計(jì) 2 機(jī)、消費(fèi)電子產(chǎn)品、工業(yè)控制計(jì)算機(jī)，都可以看到 RISC 的身影。由于指令高度簡(jiǎn)約， RISC 處理器的晶體管規(guī)模普遍都很小而性能強(qiáng)大，深受超級(jí)計(jì)算機(jī)廠商所青睞。如果對(duì)指令系統(tǒng)作相應(yīng)的優(yōu)化，就可以從根本上快速提高處理器的執(zhí)行效率。RISC 有一套優(yōu)化過(guò)的指令架構(gòu)，它是根據(jù)著名的 80/20 法則所確立 [3]。從實(shí)現(xiàn)的途徑看， RISC CPU 與一般的 CPU 的不同處在于：它的時(shí)序控制信號(hào)形成部件是用硬布線邏輯實(shí)現(xiàn)的而不是采用微程序控制的方式。 計(jì)算機(jī)體系結(jié)構(gòu)中的一個(gè)根本性的變革是 RISC 處理器的出現(xiàn)。 現(xiàn)代計(jì)算機(jī)體系結(jié)構(gòu)不再著重于設(shè)計(jì) 計(jì)算機(jī)中各個(gè)部件 [1]，而是 “ 向上 ” 與對(duì)應(yīng)的指令集、編譯碼和操作系統(tǒng)更加緊密地結(jié)合在一起， “ 向下 ” 與更加先進(jìn)的芯片結(jié)構(gòu)設(shè)計(jì)和設(shè)計(jì)方法結(jié)合在一起。 CPU 從最初發(fā)展至今已經(jīng)有幾十年的歷史了，這期間，按照其處理信息的字長(zhǎng)， CPU 可以分為：四位微處理器、八位微處理器、十六位微處理器、三十二位微處理器以及六十四位微處理器?？梢院敛豢鋸埖卣f(shuō)，現(xiàn)今每個(gè)人生活的方方面面或多或少都和集成電路有關(guān)。 關(guān)鍵詞 中央處理器，精簡(jiǎn)指令集，流水線 基于 FPGA 的嵌入式 CPU 設(shè)計(jì) II Abstract With the rapid development of EDA ( Electronic Design Automation ) technology, the processor of embedded system based on FPGA is researched and used widely. The method which uses VHDL language( Very High Speed Integrated Circuit Description Language ) and FPGA to design electric circuit in the meantime also gets quickly perfect. The embedded system which designs according to the FPGA has short period for design, and the product appear on market quickly. Useing this way to design can make cost be lower, and the products will be high integration and flexibility. The supportion is convenient. Upgrade and eliminate errors is easy. This paper introduces the design of a 16 bit RISC CPU. It can design in two ways. The first one is uses the Pipeline technique, but the second don’t. Useing the Pipeline technology can make CPU work quickly and efficiency, but the design will be more difficult. For the high speed and efficiency, this design adoption Pipeline technique to designs a 16bit RISC CPU. Its instruction length is 16 bits, applied 5 class Pipelines. The processor designed was a traditional five stage pipeline design. The stages were Instruction Fetch, Instruction Decode, Execute, Memory Access, and Write Back. The 16bit RISC CPU was implemented using VHDL and TOPDOWN. EDA tool use the software of Quartus II of the altera pany. Key Words Central Processing Unit, Reduced Instruction, Pipeline 基于 FPGA 的嵌入式 CPU 設(shè)計(jì) III 基于 FPGA 的嵌入式 CPU 設(shè)計(jì) IV 目 錄 摘要 .................................................................................................................................................. I Abstract ..........................................................................................................................................II 目錄 ............................................................................................................................................... IV 1 引言 ............................................................................................................................................. 1 RISC CPU 的簡(jiǎn)介 ..........................................................................................