【正文】 I=Vin=VDDVDSI=Vout=VOL∴VDSI VGSI VTIMI非飽和導(dǎo)通IDSI = KNI〔(VGSI VTI)VDSI 1/2VDSI2〕 = KNI〔(VDD VTI) VOL 1/2VOL2〕IDSL=1/2 KNL (VGSL VTL)2 =1/2 KNL (VDD VOLVTL)2∵IDSI = IDSL∴VOL =gmL(VDD VTL)/2gmI為使VOL→0，要求gmL gmIVinVout0VDDVTLgmL/gmI↓傳輸特性曲線如圖示：VinVoutVDDVTLgmL(VDDVTL)/2gmI015.VinVoutVDDMDMEGD S解：1）Vin=0，ME截止MD：耗盡型負(fù)載管VTD0，VGSD=0∴VDSD=VDDVout=VDDVOL VGSD VTD MD 始終飽和導(dǎo)通∴Vout= VOH= VDD，改善了高電平傳輸特性2）Vin= VDD，Vout= VOL ME：VGSE=Vin=VDD VDSE=Vout=VOL ∴VDSEVGSEVTE MI非飽和導(dǎo)通IDSE= KNE〔(VGSE VTE)VDSE 1/2VDSE2〕 =KNE〔(VDD VTE) VOL 1/2VOL2〕IDSD=1/2 KND (VGSD VTD)2 =1/2 KNDVTD2∵IDSI = IDSL∴VOL = VTD2 KND/2 KNE(VDD VTE) 低電平傳輸特性仍取決于兩管尺寸之比為使VOL→0，要求KND KNE VinVoutVDD0KND/ KNE↓傳輸特性曲線如圖示：VinVout0VTD2 KND/2 KNE(VDD VTE)VDD16. 答：耗盡型負(fù)載nMOS反相器的制造工藝更加復(fù)雜，但可以有陡峭的VTC過渡和更好的噪聲容限，并且是單電源供電，整體的版圖面積也較小。而線性增強(qiáng)型負(fù)載反相器的VOH= VDD，噪聲容限高，但需要使用兩個(gè)獨(dú)立的電源。13. 答：根據(jù)給增強(qiáng)型負(fù)載提供不同的柵極偏壓，負(fù)載晶體管可以工作在飽和區(qū)或線性區(qū)。為得到較好的抗噪聲性能，較低的信號噪聲容限應(yīng)至少為VDD的1/4，即VDD=。若考慮降低平均直流功耗，可選擇較小的寬長比W/L和較大的負(fù)載電阻RL，而制造較大的RL需要較大面積的硅區(qū)，則還需要在功耗和面積之間折中。表中列出了一些設(shè)計(jì)中W/L和RL可能的取值和對應(yīng)每種取值估算的平均直流功耗。在更大的輸入電壓下，輸出電壓繼續(xù)下降，MI仍處于線性模式。隨著輸入電壓增加而超過VT0時(shí)，MI開始導(dǎo)通，漏極電流不再為0，由于漏源電壓VDS=Vout大于Vin VT0，因而MI初始處于飽和狀態(tài)。當(dāng)漏源電壓很小時(shí)，隨著漏源電壓的值的增大，溝道內(nèi)電場強(qiáng)度增加，電流隨之增大，呈現(xiàn)非飽和特性；而當(dāng)漏源電壓超過一定值時(shí)，由于載流子速度飽和（短溝道）或者溝道夾斷（長溝道），其漏源電流基本不隨漏源電壓發(fā)生變化，產(chǎn)生飽和特性。影響：當(dāng)漏源電壓增加時(shí)，速度飽和點(diǎn)在從漏端向源端移動，使得漏源電流隨漏源電壓增加而增加，即飽和區(qū)D和S之間電流源非理想。5. 答：MOS晶體管存在速度飽和效應(yīng)。而當(dāng)PMOS中因各種應(yīng)用使得源端電位達(dá)不到最高電位時(shí)，襯底偏壓0，源與襯底的PN結(jié)反偏，耗盡層電荷增加，要維持原來的導(dǎo)電水平，必須使閾值電壓（絕對值）提高，即產(chǎn)生襯偏效應(yīng)。3. 答： 短溝道效應(yīng)是指：當(dāng)MOS晶體管的溝道長度變短到可以與源漏的耗盡層寬度相比擬時(shí)，發(fā)生短溝道效應(yīng)，柵下耗盡區(qū)電荷不再完全受柵控制，其中有一部分受源、漏控制，產(chǎn)生耗盡區(qū)電荷共享，并且隨著溝道長度的減小，受柵控制的耗盡區(qū)電荷不斷減少的現(xiàn)象 影響： 由于受柵控制的耗盡區(qū)電荷不斷減少，只需要較少的柵電荷就可以達(dá)到反型，使閾值電壓降低；溝道變短使得器件很容易發(fā)生載流子速度飽和效應(yīng)。2. 答：器件的亞閾值特性是指在分析MOSFET時(shí)，當(dāng)VgsVth時(shí)MOS器件仍然有一個(gè)弱的反型層存在，漏源電流Id并非是無限小，而是與Vgs呈現(xiàn)指數(shù)關(guān)系，這種效應(yīng)稱作亞閾值效應(yīng)。 于NMOS數(shù)值為正 是為了把絕緣層中正電荷發(fā)出的電力線全部吸引到金屬電極一側(cè)所需加的外加電壓，對于絕緣層中的正電荷，需要加負(fù)電壓才能其拉到平帶，一般為負(fù)。 是開始出現(xiàn)強(qiáng)反型時(shí)半導(dǎo)體表面所需的表面勢，也就是跨在空間電荷區(qū)上的電壓降。9. 去掉TTL門的高電平的驅(qū)動級，oc門輸出端用導(dǎo)線連接起來，接到一個(gè)公共的上拉電阻上，實(shí)施線與，此時(shí)就不會出此案大電流灌入，Q5不會使輸出低電平上升造成邏輯混亂。8. 當(dāng)電路直接并聯(lián)后，所有高電平的輸出電流全部灌入輸出低電平的管子，可能會使輸出低電平的管子燒壞。7. 輸出高電平偏低：VCE3和R5上的電壓過大，可以通過減小VCE3和IC3來實(shí)現(xiàn)。6. 四管單元六管單元BC由于六管單元在用了有源泄放回路，使Q2Q5同時(shí)導(dǎo)通，四管單元由于Q2進(jìn)入飽和后，電阻對Q5的基極電流有分流作用，四管單元此時(shí)是由于Q2進(jìn)入飽和區(qū)而Q5還未進(jìn)入飽和區(qū)BC段是所對應(yīng)的傳輸特性曲線。當(dāng)Q5飽和后Q6將會替它分流，限制了Q5的飽和度提高了電路速度。 。D還起到了點(diǎn)評位移作用，提高了輸出電平。4. 兩管與非門： 輸出高電平低，瞬時(shí)特性差。 當(dāng)輸出從高電平向低電平轉(zhuǎn)化時(shí)，希望Q5快速的存儲的電荷放完，此時(shí)要求IB5盡可能的大。，有任何一個(gè)低電平時(shí)： Q1飽和區(qū) Q2 截至區(qū) Q3飽和區(qū) Q4截至區(qū) 當(dāng)輸入端的信號全部為高電平時(shí)： Q1反向區(qū) Q2飽和區(qū) Q3飽和區(qū) Q4飽和區(qū)3. Q5管影響最大，他不但影響截至?xí)r間，還影響導(dǎo)通時(shí)間。Rise上升。Storage存儲。Fall下降。Delay延遲。電路有兩個(gè)穩(wěn)態(tài)，則有導(dǎo)通功耗和截止功耗，電路靜態(tài)功耗取兩者平均值，稱為平均靜態(tài)功耗。輸入漏電流（拉電流，高電平輸入電流，輸入交叉漏電流）IIH指電路被測輸入端接高電平，而其它輸入端接地時(shí)，流過接高電平輸入端的電流。 過渡區(qū)寬度：輸出不確定區(qū)域（非靜態(tài)區(qū)域）寬度，VW=VIHminVILmax。 開門/關(guān)門電平：開門電平VIHmin為保證輸出為額定低電平時(shí)的最小輸入高電平(VON)；關(guān)門電平VILmax為保證輸出為額定高電平時(shí)的最大輸入低電平(VOFF)。5. r(L/W)=R=1K L/W=5 I=V/R=1mAP=(I*I*r)/(WL) 公式變形W=注意：這里各單位間的關(guān)系，寬度是微米時(shí)，要求電流為毫安，功率的單位也要化成相應(yīng)的微米單位。形成管子后，實(shí)際電阻比原來要高，所以需要修正。2. 反偏PN結(jié)電容和MOS電容器。7. （1）增大基區(qū)寬度：由工藝決定；（2）使襯底可靠接地或電源。工藝上采用深阱擴(kuò)散增加基區(qū)寬度可以有效降低寄生NPN管的放大倍數(shù)；具體應(yīng)用時(shí)：使用時(shí)盡量避免各種串?dāng)_的引入，注意輸出電流不易過大。：為減小寄生電阻Rs和Rw，版圖設(shè)計(jì)時(shí)采用雙阱工藝、多增加電源和地接觸孔數(shù)目，加粗電源線和地線，對接觸進(jìn)行合理規(guī)劃布局，減小有害的電位梯度；工藝設(shè)計(jì)時(shí)：降低寄生三極管的電流放大倍數(shù)：以N阱CMOS為例，為降低兩晶體管的放大倍數(shù)，有效提高抗自鎖的能力，注意擴(kuò)散濃度的控制。4. 在單阱工藝的MOS器件中（P阱為例），由于NMOS管源與襯底組成PN結(jié)，而PMOS管的源與襯底也構(gòu)成一個(gè)PN結(jié)，兩個(gè)PN結(jié)串聯(lián)組成PNPN結(jié)構(gòu)，即兩個(gè)寄生三極管(NPN和PNP)，一旦有因素使得寄生三極管有一個(gè)微弱導(dǎo)通，兩者的正反饋使得電流積聚增加，產(chǎn)生自鎖現(xiàn)象。此時(shí)寄生效應(yīng)也不能忽略，他們會對晶體管的工作產(chǎn)生影響。當(dāng)NPN處于反向工作區(qū)時(shí)，寄生管子工作在正向工作區(qū)，它的影響不能忽略。提高器件的抗閂鎖效應(yīng)。缺點(diǎn)：集電極串聯(lián)電阻還是太大，影響其雙極器件的驅(qū)動能力。：集成度：一個(gè)芯片上容納的晶體管的數(shù)目wafer size：指包含成千上百個(gè)芯片的大圓硅片的直徑die size：指沒有封裝的單個(gè)集成電路摩爾定律：集成電路的芯片的集成度三年每三年提四倍而加工尺寸縮小倍。是衡量集成電路加工和設(shè)計(jì)水平的重要標(biāo)志。，模擬集成電路，數(shù)模混合集成電路。封裝在一個(gè)外殼內(nèi)，執(zhí)行特定的電路或系統(tǒng)功能。第二部分 參考答案第0章 緒論，將晶體管，二極管等有源器件和電阻，電容等無源元件，按一定電路互連。10．試比較幾中常用A/D變換器的優(yōu)缺點(diǎn)，并指出它們在原理上各有何特點(diǎn)。8．簡單給出A/D變換器的基本原理。4．一個(gè)D/A變換器有10V的滿量程輸出，且分辨率小于40mV，問此D/A變換器至少需要多少位？5．，設(shè)N＝8，＝10V。第13章 A/D、D/A變換器。18. ，電路被設(shè)計(jì)成額定增益為10，即1＋=10。16．，且=，求的表達(dá)式。13．（a）中，假設(shè)所有的晶體管都相同，畫出當(dāng)從一個(gè)大的正值下降時(shí)和的草圖。已知：＝25/，=, =50/V2 ，=3V。計(jì)算和的偏置值相等時(shí)的小信號增益。（a） （b）10．什么是差動信號？簡單舉例說明利用差動信號的優(yōu)勢。假設(shè)。 （a） （b）9．，晶體管M1得到輸入電壓的變化△V，并按比例傳送電流至50的傳輸線上。（a） 計(jì)算時(shí)的。 7．比較工作在線性區(qū)和飽和區(qū)的MOS為負(fù)載時(shí)的共源級的輸出特性。5．。3． 保持所有其他參數(shù)不變，對于L=L1和L=2L1，畫出MOSFET的隨變化的特性曲線。 ，假設(shè)＝,=,而=。并簡述其原理。試回答以下問題：（1）：它們兩個(gè)都是哪一種類型存儲器單元？分別是什么類型的？（2）：這兩種存儲單元有什么區(qū)別？分別簡述工作原理。14. 給出一管單元DRAM的原理圖，并給出版圖。%。time？ 13．對1T DRAM，假設(shè)位線電容為1pF。并按圖中已給出的波形畫出X和BL1波形，并大致標(biāo)出電壓值。11．試問單管DRAM單元的讀出是不是破壞性的？怎樣補(bǔ)充這一不足？（選作）有什么辦法提高refreshmemory，及dram的區(qū)別？10. 給出單管DRAM的原理圖。8. 預(yù)充電雖然在NOR ROM中工作得很好，但它應(yīng)用到NAND ROM時(shí)卻會出現(xiàn)某些嚴(yán)重的問題。圖4 一個(gè)44的 NAND ROM7．畫一個(gè)22的MOS NAND型 ROM單元陣列，要求地址0，1中存儲的數(shù)據(jù)值分別為10和10。圖3 一個(gè)44的 NOR ROM6. 確定圖4中ROM中存放地址0，1，2和3處和數(shù)據(jù)值。這相當(dāng)于字線擺為1V。并簡述工作原理。并簡述工作原理。并簡述工作原理。并以字線WL[0]為例，說明原理。，存儲器由　　　　　　、　　　　　　　　和　　　　　　　　三部分組成。行地址（X）、列地址（Y）、和塊地址（Z）分別為　　　　、　　　　、　　　　位寬。試分析下列對數(shù)移位器各種sh輸入下的輸出情況。畫出傳輸門結(jié)構(gòu)全加器的電路圖，已知下圖中的P=A⊕B。根據(jù)下列電路圖寫出SUM和C0的邏輯關(guān)系式，并根據(jù)輸入波形畫出其SUM和C0的輸出波形。K1K0Y11D010D101D200D3 根據(jù)多路開關(guān)真值表畫出其傳輸門結(jié)構(gòu)的CMOS電路圖。27. 畫出下面施密特觸發(fā)器的示意版圖。15. 觀察下面的圖，說明這個(gè)存儲單元的存儲方式，存儲的機(jī)理。13. 闡述靜態(tài)存儲和動態(tài)存儲的不同的的存儲方法。（提示 注意圖中的兩個(gè)反相器尺寸是不同的）11. 解釋下面的電路的工作過程 畫出真值表。9. 下圖給出的是一個(gè)最簡單的動態(tài)鎖存器，判斷它是否有閾值損失現(xiàn)象，若有，說明閾值損失的種類，給出兩種解決方案并且闡述兩種方案的優(yōu)缺點(diǎn)，若沒有，寫出真值表。 2. 用圖說明 如何把SR鎖存器連接成D鎖存器，并且給出 所畫D鎖存器的真值表3. 畫出用與非門表示的SR觸發(fā)器的MOS管級電路圖4. 畫出用或非門表示的SR觸發(fā)器的MOS管級電路圖5. 仔細(xì)觀察下面RS觸發(fā)器的版圖，判斷它是或非門實(shí)現(xiàn)還是與非門實(shí)現(xiàn)6. 仔細(xì)觀察下面RS觸發(fā)器的版圖，判斷它是或非門實(shí)現(xiàn)還是與非門實(shí)現(xiàn)7. 下圖給出的是一個(gè)最簡單的動態(tài)鎖存器，判斷它是否有閾值損失現(xiàn)象，若有，說明閾值損失的種類，給出兩種解決方案并且闡述兩種方案的優(yōu)缺點(diǎn)，若沒有，寫出真值表。 ，說明動態(tài)組合邏輯電路的工作原理。，以及他們產(chǎn)生的原因和解決的方法。 圖A 圖B，指出它完成的邏輯功能，說明它和一般動態(tài)組合邏輯電路