【正文】 位球迷組成，對(duì)裁判員的判罰進(jìn)行表決。當(dāng)輸入的二進(jìn)制碼小于 3 時(shí)， 輸出為 0；輸入大于等于 3 時(shí)，輸出為 1。 當(dāng) 信號(hào)相同時(shí)，輸出為 1，不同時(shí)，輸出為 0，得到輸出波形。若 VCC =5V,當(dāng) LED 發(fā)亮?xí)r ,電路的輸出為低電平 ,選出集成門(mén)電路的型號(hào) ,并畫(huà)出電路圖 . 解 :設(shè)驅(qū)動(dòng)電路如圖題解 所示 ,選用 74LSO4 作為驅(qū)動(dòng)器件 ,它的輸出低電平電流 IOL (max) =8mA, VOL (max) =,電路中的限流電阻 R= VCC?? VF?? VOL (max) ID = (5?? ?? )v ? 444Ω 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 課后答案網(wǎng) 第四章 組合邏輯 習(xí)題解答 4． 1． 2 組合邏輯電路及輸入波形（ ）如圖題 所示，試寫(xiě)出輸出端的邏輯表達(dá)式 并畫(huà)出輸出波形。 IOL (max)?? IIL (total ) (8?? )mA IOL(total )?? IIH (total ) (?? )mA 課后答案網(wǎng) 從主教材附錄 A 查得 74LS03 的參數(shù)為： VOH (min) =， VOL (max) =， IOL (max) = 式（ ）形式（ ）可以計(jì)算出上拉電阻的值。 ② 灌電流負(fù)載情況如圖題解 （ b）所示，驅(qū)動(dòng)門(mén)的總灌電流為 +=. 而 74LS04 能提供 8mA 的灌電流，也未超載。 IIH (max) =. 4 個(gè) 74LS04 的輸入電流為： 4 IIL (max) =4?? =, 4 IIH (max) =4?? = 2 個(gè) 74ALS04 的輸入電流為： 2 IIL (max) =2?? =, 2 IIH (max) =2?? =。（ 1）問(wèn) 驅(qū)動(dòng)門(mén)是否超載？（ 2）若超載，試提出一改進(jìn)方案；若未超載，問(wèn)還可增加幾個(gè) 74LS04 門(mén)？ 解：（ 1）根據(jù)題意， 74LS04 為驅(qū)動(dòng)門(mén)，同時(shí)它有時(shí)負(fù)載門(mén)，負(fù)載門(mén)中還有 74LS04。當(dāng) VBI= 時(shí)，將使 T1 管的集電結(jié)正偏， T2， T3 處于飽和，使 VBI 被鉗位在 ，因此，當(dāng) RI=10kΩ時(shí)， T1 將 處 于 截 止 狀 態(tài) ， 由 （ 1 ） 這 時(shí) 相 當(dāng) 于 輸 入 端 輸 入 高 電 平 。若 T1 導(dǎo)通， 則 VBI=+ VBE=+= V。 （ 4）與非門(mén)輸入端接 10kΩ的電阻到地時(shí)，教材圖 的與非門(mén)輸入端相當(dāng)于解 圖 所示。而若 VB1 時(shí)，將使 T1 的集電結(jié)正偏， T2， T3 處于飽和狀態(tài)，這時(shí) VB1 被鉗位在 ，即 T1 的發(fā)射結(jié)不可能處于導(dǎo)通狀態(tài)，而是處 于反偏截止。故與非門(mén)輸出端接高于 2V 的電源時(shí)，相當(dāng)于 輸入邏輯 1。 （ 2）當(dāng)與非門(mén)輸入端接高于 2V 的電源時(shí)，若 T1 管的發(fā)射結(jié)導(dǎo)通，則 VBE1≥， T1 管的 基極電位 VB≥2+ C1=。 解：（ 1）參見(jiàn)教材圖 電路，當(dāng)輸入端懸空時(shí)， T1 管的集電結(jié)處于正偏， Vcc 作用于 T1 的 集 電 結(jié) 和 T2 ， T3 管 的 發(fā) 射 結(jié) ， 使 T2 ， T3 飽 和 ， 使 T2 管 的 集 電 極 電 位 Vc2=VcEs2+VBE3=+=，而 T4 管若要導(dǎo)通 VB2=Vc2≥VBE4+VD=+=，故 T4 截止。 同理可以分析圖題 （ c）和圖題 （ d）所示的 CMOS 電路，它們分別為高 電平使能三態(tài)緩沖器和低電平使能三態(tài)非門(mén) ，其 表示符號(hào)分別如圖題 （ c）和圖題 （ d）所示。 (2)CS 信號(hào)能 否有兩個(gè)或兩個(gè)以上同時(shí)有效 ?如果出現(xiàn)兩個(gè)或兩個(gè)以上有效 ,可能發(fā)生什么情況 ? (3)如果 所有 CS 信號(hào)均無(wú)效 ,總線處在什么狀態(tài) ? 解 : (1)根據(jù)圖解 可知 ,片選信號(hào) CS1， CS2…… CSn 為高電平有效 ,當(dāng) CSi=1 時(shí)第 i 個(gè)三 態(tài)門(mén)被選中 ,其輸入數(shù)據(jù)被送到數(shù)據(jù)傳輸總線上 ,根據(jù)數(shù)據(jù)傳 輸?shù)乃俣?,分時(shí)地給 CS1， CS2…… CSn 端以正脈沖信號(hào) ,使其相應(yīng)的三態(tài)門(mén)的輸出數(shù)據(jù)能分時(shí)地到達(dá)總線上 . (2)CS 信號(hào)不能有兩個(gè)或兩個(gè)以上同時(shí)有效 ,否則兩個(gè)不同的信號(hào)將在總線上發(fā)生沖突 ,即總 線不能同時(shí)既為 0 又為 1. (3)如果所有 CS 信號(hào)均無(wú)效 ,總線處于高阻狀態(tài) . 試分析 所示的 CMOS 電路，說(shuō)明它們的邏輯功能 A L 0 0 1 0 1 0 1 0 高阻 1 1 A L 0 0 0 0 1 1 A L 0 0 1 0 1 0 1 0 高阻 1 1 A L 0 0 0 0 1 1 課后答案網(wǎng) （ A） （ C） （ B） （ D） 解：對(duì)于圖題 （ a）所示的 CMOS 電路，當(dāng) EN =0 時(shí)， TP 2 和 TN 2 均導(dǎo)通， TP1 和 TN 1 構(gòu)成的反相器正常工作， L= A ，當(dāng) EN =1 時(shí)， TP 2 和 TN 2 均截止，無(wú)論 A 為高電平還是 低電平，輸出端均為高阻狀態(tài)，其真值表如表題解 所示，該電路是低電平使能三態(tài) 非門(mén)， 其表示符號(hào)如圖題解 （ a）所示。 (3)輸入端接同類與非門(mén)的輸 出低電壓 。 表題 邏輯門(mén)電路的技術(shù)參數(shù)表 解：根據(jù)表題 所示邏輯門(mén)的參數(shù)，以及式（ ）和式（ ），計(jì)算出邏輯門(mén) A 的 高電平和低電平噪聲容限分別為： VNHA =VOH (min) —VIH (min) =—2V= VNLA (max) =VIL (max) —VOL (max) =—= 同理分別求出邏輯門(mén) B 和 C 的噪聲容限分別為 : VNHB =1V VNLB = VNHC =1V VNLC = 電路的噪聲容限愈大 ,其抗干擾能力愈強(qiáng) ,綜合考慮選擇邏輯門(mén) C 根據(jù)表題 所列的三種門(mén)電路的技術(shù)參數(shù) ,計(jì)算出它們的延時(shí) 功耗積 ,并確定哪一種 邏輯門(mén)性能最好 表題 邏輯門(mén)電路的技術(shù)參數(shù)表 解 :延時(shí) 功耗積為傳輸延長(zhǎng)時(shí)間與功耗的乘積 ,即 DP= tpdPD 根據(jù)上式可以計(jì)算出各邏輯門(mén)的延時(shí) 功耗分別為 DP A = tPLH?? tPH L 2 PD = (1?? )ns 2 *16mw=* 10?12 J= 同理得出 : DPB =44PJ DPC =10PJ,邏輯門(mén)的 DP 值愈小 ,表明它的特性愈好 ,所以邏輯門(mén) C 的 性能最好 . 為什么說(shuō) 74HC 系列 CMOS 與非門(mén)在 +5V 電源工作時(shí) ,輸入端在以下四種接法下都屬 于邏輯 0: (1)輸入端接地 。 課后答案網(wǎng) 解 : (a)為與非， (b)為同或非，即異或A B A?? B AB AB A?? B AB +AB 0 0 0 1 0 1 1 0 1 1 0 0 0 0 1 0 1 0 0 0 0 1 1 0 0 1 1 1 課后答案網(wǎng) 第二章 邏輯代數(shù) 習(xí)題解答 用真值表證明下列恒等式 (3) A?? B?? AB?? AB （ A⊕ B） =AB+AB 解：真值表如下 由最右邊 2 欄可知， A?? B 與 AB +AB 的真值表完全相同。 解：（ 2）（ 127） D= 2 1=（ 10000000） B1=（ 1111111） B=（ 177） O=（ 7F） H 課后答案網(wǎng) 第一章 數(shù)字邏輯習(xí)題 1． 1 數(shù)字電路與數(shù)字信號(hào) 圖形代表的二進(jìn)制數(shù) 010110100 1． 1． 4 一周期性數(shù)字波形如圖題所示，試計(jì)算：（ 1）周期；（ 2）頻率；（ 3）占空比例 MSB 0 1 2