【正文】 解：根據(jù)表題 所示邏輯門的參數(shù)，以及式（ ）和式（ ），計(jì)算出邏輯門 A 的 高電平和低電平噪聲容限分別為： VNHA =VOH (min) —VIH (min) =—2V= VNLA (max) =VIL (max) —VOL (max) =—= 同理分別求出邏輯門 B 和 C 的噪聲容限分別為 : VNHB =1V VNLB = VNHC =1V VNLC = 電路的噪聲容限愈大 ,其抗干擾能力愈強(qiáng) ,綜合考慮選擇邏輯門 C 根據(jù)表題 所列的三種門電路的技術(shù)參數(shù) ,計(jì)算出它們的延時(shí) 功耗積 ,并確定哪一種 邏輯門性能最好 表題 邏輯門電路的技術(shù)參數(shù)表 解 :延時(shí) 功耗積為傳輸延長(zhǎng)時(shí)間與功耗的乘積 ,即 DP= tpdPD 根據(jù)上式可以計(jì)算出各邏輯門的延時(shí) 功耗分別為 DP A = tPLH?? tPH L 2 PD = (1?? )ns 2 *16mw=* 10?12 J= 同理得出 : DPB =44PJ DPC =10PJ,邏輯門的 DP 值愈小 ,表明它的特性愈好 ,所以邏輯門 C 的 性能最好 . 為什么說 74HC 系列 CMOS 與非門在 +5V 電源工作時(shí) ,輸入端在以下四種接法下都屬 于邏輯 0: (1)輸入端接地 。 (2)輸入端接低于 的電源 。 (3)輸入端接同類與非門的輸 出低電壓 。 (4)輸入端接 10kΩ的電阻到地 . 解 :對(duì)于 74HC 系列 CMOS 門電路來說 ,輸出和輸入低電平的標(biāo)準(zhǔn)電壓值為 : VOL =, VIL =,因此有 : (1) Vi =0 VIL =,屬于邏輯門 0 (2) Vi =VIL ,屬于邏輯門 0 (3) Vi VIL =,屬于邏輯門 0 (4)由于 CMOS 管的柵極電流非常小 ,通常小于 1uA,在 10kΩ電阻上產(chǎn)生的壓降小于 10mV 即 課后答案網(wǎng) Vi VIL =,故亦屬于邏輯 0. 求圖題 所示電路的輸出邏輯表 達(dá)式 . 解 :圖解 所示電路中 L1= AB ,L2= BC ,L3= D ,L4 實(shí)現(xiàn)與功能 ,即 L4=L1?? L2?? L3,而 L= L4 E ,所以輸出邏輯表達(dá)式為 L= AB BC D E 圖題 表示三態(tài)門作總線傳輸?shù)氖疽鈭D，圖中 n 個(gè)三態(tài)門的輸出接到數(shù)據(jù)傳輸總 線， D1， D2， …… Dn 為數(shù)據(jù)輸入端 ， CS1， CS2…… CSn 為片選信號(hào)輸入端 .試問 : (1) CS 信號(hào)如何進(jìn)行控制 ,以便數(shù)據(jù) D1,D2, …… Dn 通過該總線進(jìn)行正常傳輸 。 (2)CS 信號(hào)能 否有兩個(gè)或兩個(gè)以上同時(shí)有效 ?如果出現(xiàn)兩個(gè)或兩個(gè)以上有效 ,可能發(fā)生什么情況 ? (3)如果 所有 CS 信號(hào)均無效 ,總線處在什么狀態(tài) ? 解 : (1)根據(jù)圖解 可知 ,片選信號(hào) CS1， CS2…… CSn 為高電平有效 ,當(dāng) CSi=1 時(shí)第 i 個(gè)三 態(tài)門被選中 ,其輸入數(shù)據(jù)被送到數(shù)據(jù)傳輸總線上 ,根據(jù)數(shù)據(jù)傳 輸?shù)乃俣?,分時(shí)地給 CS1， CS2…… CSn 端以正脈沖信號(hào) ,使其相應(yīng)的三態(tài)門的輸出數(shù)據(jù)能分時(shí)地到達(dá)總線上 . (2)CS 信號(hào)不能有兩個(gè)或兩個(gè)以上同時(shí)有效 ,否則兩個(gè)不同的信號(hào)將在總線上發(fā)生沖突 ,即總 線不能同時(shí)既為 0 又為 1. (3)如果所有 CS 信號(hào)均無效 ,總線處于高阻狀態(tài) . 試分析 所示的 CMOS 電路，說明它們的邏輯功能 A L 0 0 1 0 1 0 1 0 高阻 1 1 A L 0 0 0 0 1 1 A L 0 0 1 0 1 0 1 0 高阻 1 1 A L 0 0 0 0 1 1 課后答案網(wǎng) （ A） （ C） （ B） （ D） 解：對(duì)于圖題 （ a）所示的 CMOS 電路，當(dāng) EN =0 時(shí)， TP 2 和 TN 2 均導(dǎo)通， TP1 和 TN 1 構(gòu)成的反相器正常工作， L= A ，當(dāng) EN =1 時(shí)， TP 2 和 TN 2 均截止，無論 A 為高電平還是 低電平，輸出端均為高阻狀態(tài)，其真值表如表題解 所示，該電路是低電平使能三態(tài) 非門， 其表示符號(hào)如圖題解 （ a）所示。 圖題 （ b）所示 CMOS 電路， EN =0 時(shí)， TP 2 導(dǎo)通，或非門打開， TP1 和 TN 1 構(gòu)成反 相器正常工作， L=A；當(dāng) EN =1 時(shí)， TP 2 截止，或非門輸出低電平，使 TN 1 截止，輸出端 處于高阻狀態(tài)，該電路是低電平使能三態(tài)緩沖器，其表示符號(hào)如圖題解 （ b）所示。 同理可以分析圖題 （ c）和圖題 （ d）所示的 CMOS 電路，它們分別為高 電平使能三態(tài)緩沖器和低電平使能三態(tài)非門 ，其 表示符號(hào)分別如圖題 （ c）和圖題 （ d）所示。 （ a） EN A L 0 0 高阻 0 1 高阻 1 0 0 1 1 1 A L 0 0 1 0 1 0 1 0 高阻 1 1 高阻 1 0 高阻 1 1 高阻 EN A L 0 0 高阻 0 1 高阻 1 0 0 1 1 1 A L 0 0 1 0 1 0 1 0 高阻 1 1 高阻 1 0 高阻 1 1 高阻 EN A L 0 0 高阻 0 1 高阻 1 0 0 1 1 1 A L 0 0 1 0 1 0 1 0 高阻 1 1 高阻 1 0 高阻 1 1 高阻 課后答案網(wǎng) . 2（ b） （ c （ d） 為什么說 TTL 與非門的輸入端在以下四種接法下，都屬于邏輯 1：（ 1）輸入端懸空； （ 2）輸入端接高于 2V 的電源；（ 3）輸入端接同類與非門的輸出高電壓 ；（ 4）輸入端 接 10kΩ的電阻到地。 解：（ 1）參見教材圖 電路，當(dāng)輸入端懸空時(shí)， T1 管的集電結(jié)處于正偏， Vcc 作用于 T1 的 集 電 結(jié) 和 T2 ， T3 管 的 發(fā) 射 結(jié) ， 使 T2 ， T3 飽 和 ， 使 T2 管 的 集 電 極 電 位 Vc2=VcEs2+VBE3=+=，而 T4 管若要導(dǎo)通 VB2=Vc2≥VBE4+VD=+=，故 T4 截止。又因 T3 飽和導(dǎo)通，故與非門輸出為低電平，由上分析，與非門輸入懸空時(shí)相當(dāng)于輸 入邏輯 1。 （ 2）當(dāng)與非門輸入端接高于 2V 的電源時(shí)，若 T1 管的發(fā)射結(jié)導(dǎo)通，則 VBE1≥， T1 管的 基極電位 VB≥2+ C1=。而 VB1≥ 時(shí)，將會(huì)使 T1 的集電結(jié)處于正偏， T2， T3 處于飽 和狀態(tài)，使 T4 截止，與非門輸出為低電平。故與非門輸出端接高于 2V 的電源時(shí)，相當(dāng)于 輸入邏輯 1。 （ 3）與非門的輸入端接同類與非門的輸出高電平 輸出時(shí)，若 T1 管導(dǎo)通，則 VB1=+=。而若 VB1 時(shí)，將使 T1 的集電結(jié)正偏， T2， T3 處于飽和狀態(tài)，這時(shí) VB1 被鉗位在 ，即 T1 的發(fā)射結(jié)不可能處于導(dǎo)通狀態(tài)，而是處 于反偏截止。由（ 1）（ 2）， 當(dāng) VB1≥，與非門輸出為低電平。 （ 4）與非門輸入端接 10kΩ的電阻到地時(shí)，教材圖 的與非門輸入端相當(dāng)于解 圖 所示。這時(shí)輸入電壓為 VI= (VccVBE)=10（ ） ／ （ 10+4） =。若 T1 導(dǎo)通， 則 VBI=+ VBE=+= V。但 VBI 是個(gè)不可能大于 的。當(dāng) VBI= 時(shí)，將使 T1 管的集電結(jié)正偏， T2， T3 處于飽和，使 VBI 被鉗位在 ，因此，當(dāng) RI=10kΩ時(shí)， T1 將 處 于 截 止 狀 態(tài) ， 由 （ 1 ） 這 時(shí) 相 當(dāng) 于 輸 入 端 輸 入 高 電 平 。 課后答案網(wǎng)