【正文】 框（ 如圖 323 所示 ） 選擇 Vector Waveform File 按 QuartusII 波形編輯方式。 當編譯成功后，用鼠標左鍵單編譯工具界面上的“ Report” 按鈕，彈出 322所示的編譯結(jié)果概要報告框，報告工程文件編譯的相關(guān)信息，如下載目標芯片型號名稱、占用目標芯片中邏輯元件 LE 的數(shù)目、占用芯片的引腳數(shù)目等。 時序分析（ Timing Analyzer） 成功完成適配之后，設(shè)計編譯還要進入時序分析環(huán)節(jié)。在編程工程中，產(chǎn)生多種形式的器件編程映像文件，如可以通過 Usb_Blaster 電纜將設(shè)計邏輯下載到目標芯片中的 33 編程文件，對 CPLD 來說，是產(chǎn)生熔絲圖文件，即 JEDEC 文件 。在適配過程中，完成設(shè)計邏輯在器件中的布局和布線、選擇適當?shù)膬?nèi)部互連路徑、引腳分配、邏輯元件分配等操作。通過綜合完成設(shè)計邏輯到器件資源的技術(shù)映射。Synthesis） 在編譯過程中，首先對設(shè)計文件進行分析和檢查，如檢查原理圖的信號線有無漏接、信號有無雙重來源、文本輸入文件中有無語法錯誤等，如果設(shè)計文件存在錯誤，則報告出錯信息并標出錯誤的位置，供設(shè)計者修改。 （ 如圖 320 所示 ） 圖 320 編譯工具的編譯過程如圖 321 所示，編譯過程包括分析與綜合、適配、編程和時序分析 4 個環(huán)節(jié)。 圖 318 設(shè)備配置對話框 32 圖 319 設(shè)備 amp。 圖 317 連接好的全加器原理圖 工程配置 ： 配置不用器件管腳：選擇 AssignmentsDevice 如圖 318 所示，選擇 Device and options… 出現(xiàn)圖 319 界面。 4．設(shè)計全加器頂層文件 新建一個原理圖，在新打開的原理圖編輯窗口中雙擊，在彈出的如圖 315 所示的窗口中選擇 Project 選項，在其中將顯示生成的所有元件（ 元件所在的路徑 d:\adder），調(diào)出此元件，并按照圖 39 所示連接好全加器電路圖（見圖 317）。轉(zhuǎn)換中需要注意以下兩點： （ 1）轉(zhuǎn)換好的元件必須存在當前工程的路徑文件夾中。 圖 316 將所需元件全部調(diào)入原理圖編輯窗口并連接好 （ 3）選擇 File→ Save As 命令，選擇剛才為自己的工程建立的目錄 d:\adder，將已設(shè)計好的原理圖文件取名為 （默認的后綴是 .bdf），并存盤在此文件夾內(nèi)。也可以直接在 Name 欄輸入需要的元件名。 1 建立工程后和工程文件夾，在 中選擇 File 314 所示選擇 BlockDiagram/Schematic File 按 OK. 圖 314 編輯文本類型對話框 30 2 輸入設(shè)計項目和存盤 原理圖編輯輸入流程如下： （ 1）在編輯窗口中的任何一個位置上右擊，將彈出快捷菜單，選擇 Insert→Symbol 命令，將彈出如圖 315 所示的元件輸入對話框。下面將給出使用原理圖輸入的方法進行底層元件設(shè)計和層次化設(shè)計的主要步驟。 END ARCHITECTURE fd1。 例化語句 u2 : h_adder PORT MAP(a=e， b=cin， co=f， so=sum)。 定義 3 個信號作為內(nèi)部的連接線。 c : OUT STD_LOGIC)。 co， so : OUT STD_LOGIC)。 END ENTITY f_adder。 ENTITY f_adder IS PORT (ain， bin， cin : IN STD_LOGIC。 （ 4） 1 位二進制全加器頂層設(shè)計描述： LIBRARY IEEE。 END ENTITY or2a； ARCHITECTURE one OF or2a IS BEGIN c = a OR b 。 ENTITY or2a IS PORT (a, b :IN STD_LOGIC。 （ 3）或門邏輯描述： LIBRARY IEEE 。 END PROCESS。 WHEN OTHERS = NULL 。139。039。 。 co=39。 WHEN 10 = so=39。039。139。 。 co=39。 a 相并 b，即 a 與 b 并置操作 PROCESS(abc) BEGIN CASE abc IS 類似于真值表的 CASE 語句 WHEN 00 = so=39。 定義標準邏輯位矢 量數(shù)據(jù)類型 BEGIN abc = a amp。 END ENTITY h_adder。 ENTITY h_adder IS PORT (a, b : IN STD_LOGIC。 （ 2） 真值表（ case 語句）描述方法： LIBRARY IEEE。 co = a AND b 。 END ENTITY h_adder。 ENTITY h_adder IS PORT (a, b : IN STD_LOGIC。 1 半加器的 vhdl 描述實現(xiàn)有兩種方式： （ 1） 布爾函數(shù)描述方法的 VHDL 源程序如下： LIBRARY IEEE。 圖 310 工程引導界面（第 6 頁面） 按 Next進入圖 311 所示界面，顯示設(shè)計摘要，點擊 Finish 完 成新工程建立。 圖 38 工程引導界面（第 4 頁面） 25 圖 39 工程引導界面（第 5 頁面） 點擊 Next進入圖 310 所示界面，提示選擇第三方的 EDA 工具，如ModelSim、 Synplify Pro 等。 圖 36 工程引導界面（第 2 頁面） 按 Next,如果沒有建立工程工作路徑，彈出圖 37 界面，提示用戶按 ”是 (Y)”按鈕創(chuàng)建 E:\f_adder 路徑。 圖 34 新建工程界面 進入 New Project Wizard 引導界面，提示工程向?qū)Э赏瓿蓜?chuàng)建一個新工程和 23 對其 進行初步的設(shè)置，包括：工程名和路徑；頂層設(shè)計實體名；工程文件和庫； 目標器件家族和器件； EDA 工具設(shè)置等。 22 圖 33 創(chuàng)建工程快捷界面 圖 34 創(chuàng)建工程快捷界面 方法 2：在 QuartusII 下選擇 File→New Project Wizard… 。 進入 集成開發(fā)環(huán)境 在桌面上用鼠標左鍵雙擊 圖標，進入 ，顯示如圖 33 界面 建立新工程 方法 1：在 Getting Started With QuartusII Software 窗體中鼠標左鍵單擊 Greate a New Project 按鈕。然后根據(jù)圖 32 寫出全加器的頂層描述。包括的外設(shè)資源： 1. CPLD 控制核心電路： 2. LED 和二值開關(guān)， 通過二值開關(guān)輸入電平控制信號， 通過 LED 可以輸出顯 示狀態(tài)： 19 3. 微動開關(guān)設(shè)計電 路： 4. 撥動開關(guān)設(shè)計時鐘輸出實例： 5. CPLD 用于連接面包板做擴展實驗電路： 20 6. 數(shù)字邏輯實驗板和 SOPC 實驗主板的接口電路以及電源輸入電路 21 第 2章 EDA實驗 實驗一：基礎(chǔ)實驗 (1 位全加器設(shè)計 ) 實驗目的： 集成開發(fā)環(huán)境的使用方法以及如何建立工程和文件； VHDL 文本輸入設(shè)計法設(shè)計 1 位全加器； ，進一步了解 1 位全加器的功能 實驗內(nèi)容： 用原理圖輸入設(shè)計法和 VHDL 文本輸入設(shè)計法分別設(shè)計 1 位全加器，并下載到 CH4 實驗箱上運行。 上下兩窄條面包板中每一行 25（ 5x5）個孔連在一起，中間的面包板每豎列的 5 個孔連在一起，圖中已標出。 12V、 +5V、 +、 GND)、 16 位 IO 插口 (IO0~IO15)等可用作擴展實驗的電源、輸入輸出接口。 1 23D43BAT54S+1 23D44BAT54S+R25 220R24 220R262KR272K+5V+5VC49104+5V123456789J6PS26PINPS2_DATPS2_CLK 圖 121 PS2接口電路 組成原理 /數(shù)字邏輯擴展模塊硬件結(jié) 構(gòu)框圖 組成原理 /數(shù)字邏輯擴展板結(jié)構(gòu)框圖如圖 122 所示。 圖 119 擴展 IO接口電路 VGA接口 接口電路如圖如 圖 120 所示。 15 圖 118 USB接口電路 并行接口 實例設(shè)計為 AD 轉(zhuǎn)換器 TLC5510。 1310118129147C1+1C2+4GND15C13VCC16C25V6V+2U8MAX3232CSEC53104+C54 104C51 104C52 104C501041234567891110J7D Connector 912348765RP12330UART_TXDUART_RXD1 2RXD1 2TXD++GREENRED 圖 117 RS232 串型接口 USB 接口 USB 接口電路如圖 118 所示。 圖 116 I2C 總線接口電路 RS232 串型接口 RS232 接口電路如圖 117 所示。 圖 114 SD 卡接口電路 串行總線接口 接口實例采用 DA TLC5615 ，電路如圖 115 所示。接口電路如圖 213 所示。配置有 4 個獨立按鍵。矩陣鍵盤由 4*4 按鍵排設(shè)構(gòu)成。鍵盤是 4X4 矩陣鍵盤，矩陣 4 行為輸出， 4 列為輸入。 圖 19 LCD 顯示接口電路 7 段數(shù)碼管顯示及鍵盤接口 7 段數(shù)碼管顯示及鍵盤接口電路如圖 110 所示。 TFT 結(jié)構(gòu)框圖如圖 18 所示。擴展存儲器型號是 HY57V256, 存儲結(jié)構(gòu)為 4Banks x 16M x 16Bit 的 256MB SDRAM。 系統(tǒng)采用 3528 表貼封裝 的 4 腳 有 源 晶 振 ， 輸 出 頻 率 為 40/50MHz 。在配置過程中 CONFIG_DONE 指示燈將亮，如需重新配置按 nCONFIG 按鈕。 EP4CE15 可用 JTAG、 AS 接口配置。 邏輯單元（ LEs） 15,408 存儲器（ Kb） 504 乘法器 56 PLLs 4 全局時鐘網(wǎng)絡(luò) 20 I/O 引腳數(shù) 343（最大） 6 表 12 EP4CE15 與主板上 IO 接口模塊引腳分配 AD_OE Output PIN_C14 AD 使 能控制 BP_CTR Output PIN_G11 無源蜂鳴器控 制 BUZ_DRV Output PIN_E11 有源蜂鳴器控 制 CLOCK Input PIN_R9 系統(tǒng)時鐘 DA_CS Output PIN_D12 DA 使能 DA_DIN Output PIN_F13 DA 數(shù)據(jù)線 DBA[7] Output PIN_C3 A 組總線 DBA[6] Output PIN_E6 DBA[5] Output PIN_D6 DBA[4] Output PIN_D8 DBA[3] Output PIN_F8 DBA[2] Output PIN_E9 DBA[1] Output PIN_D9 DBA[0] Output PIN_E10 DBB[7] Output PIN_N11 B 組總線 DBB[6] Output PIN_M10 DBB[5] Output PIN_N9 DBB[4] Output PIN_L7 DBB[3] Output PIN_N8 DBB[2] Output PIN_M7 DBB[1] Output PIN_P6 DBB[0] Output PIN_N5 DBC