vhdl實(shí)驗(yàn)半加器等等指導(dǎo)書-文庫吧資料
2025-05-29 18:08本頁面
【正文】 Selected Nodes窗口下方出現(xiàn)被選擇的端口名稱。選擇QUARTUSII軟件的EditEnd Time命令，彈出線路束時(shí)間對(duì)話框，在Time框辦輸入仿真結(jié)束時(shí)間，點(diǎn)擊OK按鈕完成設(shè)置。2）設(shè)置仿真結(jié)束時(shí)間，波形編輯器默認(rèn)的仿真結(jié)束時(shí)間為1181。如圖124所示。管腳分配完之后一定要進(jìn)行再進(jìn)行一次全編譯，以使分配的管腳有效。整個(gè)編譯完成，軟件會(huì)提示編譯成功。當(dāng)完成上述窗口的設(shè)定后，點(diǎn)擊START按鈕進(jìn)行設(shè)計(jì)文件的全編譯。在QUARTUSII軟件中選擇ToolCompiler Tool菜單項(xiàng)，則出現(xiàn)QUARTUSII的編譯器窗口。需要注意的是，在整個(gè)設(shè)計(jì)文件保存的過程當(dāng)中，都需要遵循設(shè)計(jì)輸入法的一般規(guī)則。選擇FileSave As…項(xiàng)，出現(xiàn)對(duì)話框，選擇好文件保存目錄，并在文件名欄輸入設(shè)計(jì)文件名。用戶也可以根據(jù)自己的習(xí)慣來定義這些端口名稱。5）將要選擇的器件符號(hào)放置在圖形編輯器的工件區(qū)域，用正交節(jié)點(diǎn)工具將原件邊接起來，然后定義端口的名稱。在圖形編輯器窗口的工件區(qū)雙擊鼠標(biāo)的左鍵，或點(diǎn)擊圖中的符號(hào)工具按鈕，或選擇菜單EditInsert Symbol…，則彈出Symbol對(duì)話框。在QUARTUSII圖形編輯器窗口中，根據(jù)個(gè)人愛好，可以隨時(shí)改變Block Editor的顯示選項(xiàng)，如導(dǎo)向線和網(wǎng)格間距、橡皮筋功能、顏色以及基本單元和塊的屬性等。QUARTUSII圖形編輯器也稱塊編輯器（Block Editor），用于以原理圖（Schematics）和結(jié)構(gòu)圖（Block Diagrams）的形式輸入和編輯圖形設(shè)計(jì)信息。2）在New對(duì)話框中選擇Device Design Files頁下的Block Diagram/Schematic File，點(diǎn)擊OK按鈕，打開圖形編輯器對(duì)話框。建立圖形設(shè)計(jì)文件 1）在創(chuàng)建好設(shè)計(jì)工程后，選擇FileNEW…菜單，出現(xiàn)新建設(shè)計(jì)文件類型選擇窗口。 首先在對(duì)話框的左上方的Family下拉菜單中選取Cyclone，在中間右邊的Speed grade下拉菜單中選取8，在左下方的Available devices框中選取EP1C12F324C8，點(diǎn)擊NEXT完成器件的選取，進(jìn)入EDA TOOL設(shè)定界面。這里我們以選用Cyclone系列芯片EP2C35F484C8為例進(jìn)行介紹。使用者也可以根據(jù)自已的實(shí)際情況來設(shè)定。第二個(gè)輸入框?yàn)楣こ堂Q輸入框，第三個(gè)輸入框?yàn)轫攲訉?shí)體名稱輸入框。3）點(diǎn)擊圖14中的NEXT進(jìn)入工作目錄，工程名的設(shè)定對(duì)話框。建立工程文件1)選擇開始程序Altera，運(yùn)行QUARTUSII軟件。其與FPGA對(duì)應(yīng)的管腳連接如表13所示。實(shí)驗(yàn)箱中的撥動(dòng)開關(guān)與FPGA的接口電路如下圖11所示，當(dāng)開關(guān)閉合（撥動(dòng)開關(guān)的檔位在下方）時(shí)其輸出為低電平，反之輸出高電平。三、 實(shí)驗(yàn)內(nèi)容 在本實(shí)驗(yàn)中，用三個(gè)撥動(dòng)開關(guān)來表示三八譯碼器的三個(gè)輸入（A、B、C）；用八個(gè)LED來表示三八譯碼器的八個(gè)輸出（D0D7）。但可以在輸入中加入一個(gè)輸出使能端，用來指示是否將當(dāng)前的輸入進(jìn)行有效的譯碼，當(dāng)使能端指示輸入信號(hào)無效或不用對(duì)當(dāng)前信號(hào)進(jìn)行譯碼時(shí)，輸出端全為高電平，表示無任何信號(hào)。因?yàn)槿齻€(gè)輸入端能產(chǎn)生的組合狀態(tài)有八種，所以輸出端在每種組合中僅有一位為高電平的情況下，能表示所有的輸入組合。二、 實(shí)驗(yàn)原理38譯碼器三輸入，八輸出。 初步了解QUARTUSII原理圖輸入設(shè)計(jì)的全過程。 進(jìn)行二位加法計(jì)數(shù)器的設(shè)計(jì)下載與測(cè)試。 用VHDL文本方式設(shè)計(jì)二位加法計(jì)數(shù)器。具體設(shè)計(jì)程序由學(xué)生自己完成。三、實(shí)驗(yàn)原理二位加法計(jì)數(shù)器中使用了矢量類型的數(shù)據(jù)，用來表示計(jì)數(shù)的數(shù)值。 深入理解VHDL中元件例化的意義。 利用半加器元件進(jìn)行圖形的全加器設(shè)計(jì)。 完成VHDL半加器設(shè)計(jì)與仿真（記錄仿真波形）。全加器真值表： 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1全加器邏輯表達(dá)式：； 利用半加器元件完成全加器的設(shè)計(jì) （1）圖形方式 其中HADDER為半加器元件。三、實(shí)驗(yàn)原理半
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