vhdl實(shí)驗(yàn)半加器等等指導(dǎo)書(已修改)
2025-06-04 18:08 本頁面
【正文】 . . . .. .實(shí)驗(yàn)一 半加器和全加器的設(shè)計(jì)一、 實(shí)驗(yàn)?zāi)康恼莆請D形的設(shè)計(jì)方式； 掌握自建元件及調(diào)用自建元件的方法；熟練掌握MAXPLUS II的使用。二、實(shí)驗(yàn)內(nèi)容熟練軟件基本操作，完成半加器和全加器的設(shè)計(jì)； 正確設(shè)置仿真激勵(lì)信號，全面檢測設(shè)計(jì)邏輯； 綜合下載，進(jìn)行硬件電路測試。三、實(shí)驗(yàn)原理半加器的設(shè)計(jì)半加器只考慮了兩個(gè)加數(shù)本身，沒有考慮由低位來的進(jìn)位。半加器真值表：被加數(shù)A 加數(shù)B 和數(shù)S 進(jìn)位數(shù)C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1半加器邏輯表達(dá)式：；全加器除考慮兩個(gè)加數(shù)外，還考慮了低位的進(jìn)位。全加器真值表： 0 0 0 0 0 0 0 1 1 0 0 1 0 1 0 0 1 1 0 1 1 0 0 1 0 1 0 1 0 1 1 1 0 0 1 1 1 1 1 1全加器邏輯表達(dá)式：； 利用半加器元件完成全加器的設(shè)計(jì) （1）圖形方式 其中HADDER為半加器元件。四、實(shí)驗(yàn)步驟 完成圖形半加器設(shè)計(jì)。 完成VHDL半加器設(shè)計(jì)與仿真（記錄仿真波形）。 完成VHDL全加器設(shè)計(jì)與仿真（記錄仿真波形）。 利用半加器元件進(jìn)行圖形的全加器設(shè)計(jì)。 五、思考題： 怎樣自建元件？自建元件的調(diào)用要注意什么？ 實(shí)驗(yàn)二 二位加法計(jì)數(shù)器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康? 掌握二位加法計(jì)數(shù)器的原理； 掌握二位加法計(jì)數(shù)器的VHDL描述。 深入理解VHDL中元件例化的意義。二、實(shí)驗(yàn)內(nèi)容 完成帶進(jìn)位功能二位加法計(jì)數(shù)器的VHDL設(shè)計(jì)； 正確設(shè)置仿真激勵(lì)信號，全面檢測設(shè)計(jì)邏輯； 綜合下載，進(jìn)行硬件電路測試。三、實(shí)驗(yàn)原理二位加法計(jì)數(shù)器中使用了矢量類型的數(shù)據(jù)，用來表示計(jì)數(shù)的數(shù)值。元件的例化就是元件的調(diào)用，是層次化設(shè)計(jì)的基礎(chǔ)。具體設(shè)計(jì)程序由學(xué)生自己完成。四、實(shí)驗(yàn)步驟 了解二位加法計(jì)數(shù)器的工作原理。 用VHDL文本方式設(shè)計(jì)二位加法計(jì)數(shù)器。 進(jìn)行二位加法計(jì)數(shù)器的設(shè)計(jì)仿真（記錄仿真波形）。 進(jìn)行二位加法計(jì)數(shù)器的設(shè)計(jì)下載與測試。 五、思考題 怎樣設(shè)計(jì)“減法”計(jì)數(shù)器？進(jìn)位信號的設(shè)置應(yīng)注意什么？ 實(shí)驗(yàn)三 基于QUARTUSII圖形輸入電路的設(shè)計(jì)一、 實(shí)驗(yàn)?zāi)康?通過一個(gè)簡單的3—8譯碼器的設(shè)計(jì),掌握組合邏輯電路的設(shè)計(jì)方法。 初步了解QUARTUSII原理圖輸入設(shè)計(jì)的全過程。 掌握組合邏輯電路的靜態(tài)測試方法。二、 實(shí)驗(yàn)原理38譯碼器三輸入，八輸出。當(dāng)輸入信號按二進(jìn)制方式的表示值為N時(shí)，輸出端標(biāo)號為N的輸出端輸出高電平表示有信號產(chǎn)生，而其它則為低電平表示無信號產(chǎn)生。因?yàn)槿齻€(gè)輸入端能產(chǎn)生的組合狀態(tài)有八種，所以輸出端在每種組合中僅有一位為高電平的情況下，能表示所有的輸入組合。其真值表如表11所示輸入輸出ABCD7D6D5D4D3D2D1D00000000000110000000010010000001001100000100000100010000101001000000110100000011110000000表1
環(huán)評公示相關(guān)推薦
鄂ICP備17016276號-1