vhdl實(shí)驗(yàn)半加器等等指導(dǎo)書-wenkub.com
2025-05-20 18:08 本頁(yè)面
【正文】 不奮斗就是每天都很容易，可一年一年越來越難。 將實(shí)驗(yàn)原理、設(shè)計(jì)過程、編譯仿真波形和分析結(jié)果、硬件測(cè)試結(jié)果記錄下來。五、 實(shí)驗(yàn)結(jié)果與現(xiàn)象以設(shè)計(jì)的參考示例為例，當(dāng)設(shè)計(jì)文件加載到目標(biāo)器件后，按下按鍵開關(guān)的S8按鍵，表示開始搶答。表101是示例程序的管腳分配表。 編寫完VHDL程序后，保存起來。在此實(shí)驗(yàn)中數(shù)碼管、LED、按鍵開關(guān)與FPGA的連接電路和管腳連接在以前的實(shí)驗(yàn)中都做了詳細(xì)說明，這里不在贅述?？偟恼f來，搶答器的實(shí)現(xiàn)就是在搶答允許位有效后，第一個(gè)按下按鈕的人將其清除以禁止再有按鈕按下，同時(shí)記錄清楚搶答允許位的按鈕的序號(hào)并顯示出來，這就是搶答器的實(shí)現(xiàn)原理。 加深對(duì)VHDL語言的理解。六、 實(shí)驗(yàn)報(bào)告 繪出仿真波形，并作說明。觀察實(shí)驗(yàn)結(jié)果是否與自己的編程思想一致。 編譯仿真無誤后，依照撥動(dòng)開關(guān)、LED與FPGA的管腳連接表（表1表12）或參照附錄進(jìn)行管腳分配。 按照實(shí)驗(yàn)原理和自己的想法，在VHDL編輯窗口編寫VHDL程序，用戶可參照光盤中提供的示例程序。具體的實(shí)驗(yàn)過程中，時(shí)鐘信號(hào)選用時(shí)鐘模塊中的1MHz時(shí)鐘，然后再用按鍵模塊的S1和S2來控制脈沖波的周期，每按下S1，N會(huì)在慢速時(shí)鐘作用下不斷地遞增1，按下S2，N會(huì)在慢速時(shí)鐘作用下不斷地遞減1；用S3和S4來控制脈沖波的占空比，每按下S3，M會(huì)在慢速時(shí)鐘作用下不斷地遞增1，每按下S4，M會(huì)在慢速時(shí)鐘作用下不斷地遞減1，S8用作復(fù)位信號(hào)，當(dāng)按下S8時(shí)，復(fù)位FPGA內(nèi)部的脈沖發(fā)生器模塊。通過改變計(jì)數(shù)器的上限值來達(dá)到改變周期的目的，通過改變電平翻轉(zhuǎn)的閾值來達(dá)到改變占空比的目的。 學(xué)會(huì)用示波器觀察FPGA產(chǎn)生的信號(hào)。選好加載文件后，再點(diǎn)選Progam/Configure，編程模式選取JTAG模式，點(diǎn)擊STRAT進(jìn)行文件加載，直到加載進(jìn)度變?yōu)?00%，文件成功加載完成。4）在Add Hardware對(duì)話框中，從Hardware type列表中選擇所需要硬件類型，如果是USB接口的請(qǐng)參照用戶使用手冊(cè)中的USB電纜的安裝與使用，如果使用的是并口下載線則選取如圖135所示的硬件類型，點(diǎn)擊OK按鈕，完成對(duì)硬件類型的設(shè)置。 1）使用下載電纜將PC機(jī)與實(shí)驗(yàn)系統(tǒng)連接起來。首先產(chǎn)生功能仿真網(wǎng)表文件，點(diǎn)擊產(chǎn)生功能仿真網(wǎng)表的按鈕Generate Functional Simulation Netlist，產(chǎn)生功能仿真網(wǎng)表，然后點(diǎn)擊開始仿真的START按鈕開始進(jìn)行仿真，直到仿真進(jìn)度條為100%完成仿真。根據(jù)仿真的需要輸入波形。3）加入輸入、輸出端口，在波形編輯器窗口左邊的端口名列表區(qū)點(diǎn)擊鼠標(biāo)右鍵，在彈出的右鍵菜單中選擇Insert Node or Bus…命令，在彈出的Insert Node or Bus對(duì)話框界面中點(diǎn)擊Node Finder…按鈕。選取對(duì)話框的Other File標(biāo)簽頁(yè)，從中選取Vector Waveform File，點(diǎn)擊OK按鈕，則打開了一個(gè)空的波形編輯器窗口。管腳分配在前面選擇好一個(gè)合適的目標(biāo)器件（在這個(gè)實(shí)驗(yàn)中選擇為EP2C35F484C8），完成設(shè)計(jì)的分析綜合過程，得到工程的數(shù)據(jù)文件以后，需要對(duì)設(shè)計(jì)中的輸入、輸出引腳指定到具體的器件管腳號(hào)碼，指定管腳號(hào)碼稱為管腳分配或管腳鎖定。需要說明的是在進(jìn)行設(shè)計(jì)文件的綜合和分析，也可以單獨(dú)打開某個(gè)分析綜合過程不必進(jìn)行全編譯界面。如需要將設(shè)計(jì)文件添加到當(dāng)前工程中，則選擇對(duì)話框下面的Add file to current project復(fù)選框，單擊保存按鈕即可保存文件。在這個(gè)例子里，定義三個(gè)輸入為A、B、C，定義八個(gè)輸出為D0、DDDDDDD7。3）在這里以用原理圖輸入設(shè)計(jì)一個(gè)三八譯碼器為例，介紹基本單元符號(hào)輸入方法的步驟。圖中標(biāo)明了常用的每個(gè)按鈕的功能。5）按默認(rèn)選項(xiàng)，點(diǎn)擊NEXT出現(xiàn)新建工程以前所有的設(shè)定信息，點(diǎn)擊FINISH完成新建工程的建立。4）點(diǎn)擊NEXT，進(jìn)入下一個(gè)設(shè)定對(duì)話框，按默認(rèn)選項(xiàng)直接點(diǎn)擊NEXT進(jìn)行器件選擇對(duì)話框。第一個(gè)輸入框?yàn)楣こ棠夸涊斎肟颍脩艨梢暂斎肴鏴:/eda等工作路徑來設(shè)定工程的目錄，設(shè)定好后，所有的生成文件將放入這個(gè)工作目錄。 信號(hào)名稱對(duì)應(yīng)FPGA（EP1C12）管腳名說明D1E9從FPGA的E9輸出至D1D2A11從FPGA的A11輸出至D2D3E11從FPGA的E11輸出至D3D4B13從FPGA的B13輸出至D4D5E14從FPGA的E14輸出至D5D6A13從FPGA的A13輸出至D6D7L7從FPGA的L7輸出至D7D8B19從FPGA的B19輸出至D8D9M8從FPGA的M8輸
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