vhdl實驗半加器等等指導(dǎo)書-wenkub.com
2025-05-20 18:08 本頁面
【正文】 不奮斗就是每天都很容易，可一年一年越來越難。 將實驗原理、設(shè)計過程、編譯仿真波形和分析結(jié)果、硬件測試結(jié)果記錄下來。五、 實驗結(jié)果與現(xiàn)象以設(shè)計的參考示例為例，當設(shè)計文件加載到目標器件后，按下按鍵開關(guān)的S8按鍵，表示開始搶答。表101是示例程序的管腳分配表。 編寫完VHDL程序后，保存起來。在此實驗中數(shù)碼管、LED、按鍵開關(guān)與FPGA的連接電路和管腳連接在以前的實驗中都做了詳細說明，這里不在贅述?？偟恼f來，搶答器的實現(xiàn)就是在搶答允許位有效后，第一個按下按鈕的人將其清除以禁止再有按鈕按下，同時記錄清楚搶答允許位的按鈕的序號并顯示出來，這就是搶答器的實現(xiàn)原理。 加深對VHDL語言的理解。六、 實驗報告 繪出仿真波形，并作說明。觀察實驗結(jié)果是否與自己的編程思想一致。 編譯仿真無誤后，依照撥動開關(guān)、LED與FPGA的管腳連接表（表1表12）或參照附錄進行管腳分配。 按照實驗原理和自己的想法，在VHDL編輯窗口編寫VHDL程序，用戶可參照光盤中提供的示例程序。具體的實驗過程中，時鐘信號選用時鐘模塊中的1MHz時鐘，然后再用按鍵模塊的S1和S2來控制脈沖波的周期，每按下S1，N會在慢速時鐘作用下不斷地遞增1，按下S2，N會在慢速時鐘作用下不斷地遞減1；用S3和S4來控制脈沖波的占空比，每按下S3，M會在慢速時鐘作用下不斷地遞增1，每按下S4，M會在慢速時鐘作用下不斷地遞減1，S8用作復(fù)位信號，當按下S8時，復(fù)位FPGA內(nèi)部的脈沖發(fā)生器模塊。通過改變計數(shù)器的上限值來達到改變周期的目的，通過改變電平翻轉(zhuǎn)的閾值來達到改變占空比的目的。 學會用示波器觀察FPGA產(chǎn)生的信號。選好加載文件后，再點選Progam/Configure，編程模式選取JTAG模式，點擊STRAT進行文件加載，直到加載進度變?yōu)?00%，文件成功加載完成。4）在Add Hardware對話框中，從Hardware type列表中選擇所需要硬件類型，如果是USB接口的請參照用戶使用手冊中的USB電纜的安裝與使用，如果使用的是并口下載線則選取如圖135所示的硬件類型，點擊OK按鈕，完成對硬件類型的設(shè)置。 1）使用下載電纜將PC機與實驗系統(tǒng)連接起來。首先產(chǎn)生功能仿真網(wǎng)表文件，點擊產(chǎn)生功能仿真網(wǎng)表的按鈕Generate Functional Simulation Netlist，產(chǎn)生功能仿真網(wǎng)表，然后點擊開始仿真的START按鈕開始進行仿真，直到仿真進度條為100%完成仿真。根據(jù)仿真的需要輸入波形。3）加入輸入、輸出端口，在波形編輯器窗口左邊的端口名列表區(qū)點擊鼠標右鍵，在彈出的右鍵菜單中選擇Insert Node or Bus…命令，在彈出的Insert Node or Bus對話框界面中點擊Node Finder…按鈕。選取對話框的Other File標簽頁，從中選取Vector Waveform File，點擊OK按鈕，則打開了一個空的波形編輯器窗口。管腳分配在前面選擇好一個合適的目標器件（在這個實驗中選擇為EP2C35F484C8），完成設(shè)計的分析綜合過程，得到工程的數(shù)據(jù)文件以后，需要對設(shè)計中的輸入、輸出引腳指定到具體的器件管腳號碼，指定管腳號碼稱為管腳分配或管腳鎖定。需要說明的是在進行設(shè)計文件的綜合和分析，也可以單獨打開某個分析綜合過程不必進行全編譯界面。如需要將設(shè)計文件添加到當前工程中，則選擇對話框下面的Add file to current project復(fù)選框，單擊保存按鈕即可保存文件。在這個例子里，定義三個輸入為A、B、C，定義八個輸出為D0、DDDDDDD7。3）在這里以用原理圖輸入設(shè)計一個三八譯碼器為例，介紹基本單元符號輸入方法的步驟。圖中標明了常用的每個按鈕的功能。5）按默認選項，點擊NEXT出現(xiàn)新建工程以前所有的設(shè)定信息，點擊FINISH完成新建工程的建立。4）點擊NEXT，進入下一個設(shè)定對話框，按默認選項直接點擊NEXT進行器件選擇對話框。第一個輸入框為工程目錄輸入框，用戶可以輸入如e:/eda等工作路徑來設(shè)定工程的目錄，設(shè)定好后，所有的生成文件將放入這個工作目錄。 信號名稱對應(yīng)FPGA（EP1C12）管腳名說明D1E9從FPGA的E9輸出至D1D2A11從FPGA的A11輸出至D2D3E11從FPGA的E11輸出至D3D4B13從FPGA的B13輸出至D4D5E14從FPGA的E14輸出至D5D6A13從FPGA的A13輸出至D6D7L7從FPGA的L7輸出至D7D8B19從FPGA的B19輸出至D8D9M8從FPGA的M8輸
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