vhdl實(shí)驗(yàn)半加器等等指導(dǎo)書(shū)-wenkub
2023-06-07 18:08:53 本頁(yè)面
【正文】 出至D9D10A19從FPGA的A19輸出至D10D11M7從FPGA的M7輸出至D11D12B20從FPGA的B20輸出至D12表13 LED燈與FPGA管腳連接表四、 實(shí)驗(yàn)步驟下面將通過(guò)這個(gè)實(shí)驗(yàn)，向讀者介紹QUARTUSII的項(xiàng)目文件的生成、編譯、管腳分配以及時(shí)序仿真等的操作過(guò)程。通過(guò)輸入不同的值來(lái)觀察輸入的結(jié)果與三八譯碼器的真值表（表11）是否一致。其真值表如表11所示輸入輸出ABCD7D6D5D4D3D2D1D00000000000110000000010010000001001100000100000100010000101001000000110100000011110000000表11 三八譯碼器真值表譯碼器不需要像編碼器那樣用一個(gè)輸出端指示輸出是否有效。 掌握組合邏輯電路的靜態(tài)測(cè)試方法。 進(jìn)行二位加法計(jì)數(shù)器的設(shè)計(jì)仿真（記錄仿真波形）。元件的例化就是元件的調(diào)用，是層次化設(shè)計(jì)的基礎(chǔ)。 五、思考題： 怎樣自建元件？自建元件的調(diào)用要注意什么？ 實(shí)驗(yàn)二 二位加法計(jì)數(shù)器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康? 掌握二位加法計(jì)數(shù)器的原理； 掌握二位加法計(jì)數(shù)器的VHDL描述。四、實(shí)驗(yàn)步驟 完成圖形半加器設(shè)計(jì)。二、實(shí)驗(yàn)內(nèi)容熟練軟件基本操作，完成半加器和全加器的設(shè)計(jì)； 正確設(shè)置仿真激勵(lì)信號(hào)，全面檢測(cè)設(shè)計(jì)邏輯； 綜合下載，進(jìn)行硬件電路測(cè)試。三、實(shí)驗(yàn)原理半加器的設(shè)計(jì)半加器只考慮了兩個(gè)加數(shù)本身，沒(méi)有考慮由低位來(lái)的進(jìn)位。 完成VHDL半加器設(shè)計(jì)與仿真（記錄仿真波形）。 深入理解VHDL中元件例化的意義。具體設(shè)計(jì)程序由學(xué)生自己完成。 進(jìn)行二位加法計(jì)數(shù)器的設(shè)計(jì)下載與測(cè)試。二、 實(shí)驗(yàn)原理38譯碼器三輸入，八輸出。但可以在輸入中加入一個(gè)輸出使能端，用來(lái)指示是否將當(dāng)前的輸入進(jìn)行有效的譯碼，當(dāng)使能端指示輸入信號(hào)無(wú)效或不用對(duì)當(dāng)前信號(hào)進(jìn)行譯碼時(shí)，輸出端全為高電平，表示無(wú)任何信號(hào)。實(shí)驗(yàn)箱中的撥動(dòng)開(kāi)關(guān)與FPGA的接口電路如下圖11所示，當(dāng)開(kāi)關(guān)閉合（撥動(dòng)開(kāi)關(guān)的檔位在下方）時(shí)其輸出為低電平，反之輸出高電平。建立工程文件1)選擇開(kāi)始程序Altera，運(yùn)行QUARTUSII軟件。第二個(gè)輸入框?yàn)楣こ堂Q輸入框，第三個(gè)輸入框?yàn)轫攲訉?shí)體名稱輸入框。這里我們以選用Cyclone系列芯片EP2C35F484C8為例進(jìn)行介紹。建立圖形設(shè)計(jì)文件 1）在創(chuàng)建好設(shè)計(jì)工程后，選擇FileNEW…菜單，出現(xiàn)新建設(shè)計(jì)文件類型選擇窗口。QUARTUSII圖形編輯器也稱塊編輯器（Block Editor），用于以原理圖（Schematics）和結(jié)構(gòu)圖（Block Diagrams）的形式輸入和編輯圖形設(shè)計(jì)信息。在圖形編輯器窗口的工件區(qū)雙擊鼠標(biāo)的左鍵，或點(diǎn)擊圖中的符號(hào)工具按鈕，或選擇菜單EditInsert Symbol…，則彈出Symbol對(duì)話框。用戶也可以根據(jù)自己的習(xí)慣來(lái)定義這些端口名稱。需要注意的是，在整個(gè)設(shè)計(jì)文件保存的過(guò)程當(dāng)中，都需要遵循設(shè)計(jì)輸入法的一般規(guī)則。當(dāng)完成上述窗口的設(shè)定后，點(diǎn)擊START按鈕進(jìn)行設(shè)計(jì)文件的全編譯。管腳分配完之后一定要進(jìn)行再進(jìn)行一次全編譯，以使分配的管腳有效。2）設(shè)置仿真結(jié)束時(shí)間，波形編輯器默認(rèn)的仿真結(jié)束時(shí)間為1181。在出現(xiàn)的Node Finder界面中，如圖127所示，在Filter列表中選擇Pins：all，在Named窗口中輸入“*”，點(diǎn)擊List在Nodes Found窗口出現(xiàn)所有信號(hào)的名稱，點(diǎn)擊中間的按鈕則Selected Nodes窗口下方出現(xiàn)被選擇的端口名稱。最后選擇軟件的FileSave進(jìn)行保存。點(diǎn)擊仿真報(bào)告窗口按鈕Report，觀察仿真波形。2）選擇QUARTUSII軟件的ToolProgrammer命令，進(jìn)行編程器窗口?；氐骄幊唐饔布O(shè)置窗口， 點(diǎn)擊Close按鈕退出設(shè)置。五、實(shí)驗(yàn)現(xiàn)象與結(jié)果文件加載到目標(biāo)器件后，撥動(dòng)撥動(dòng)開(kāi)關(guān)，LED燈會(huì)按表11所示的真值表對(duì)應(yīng)的點(diǎn)亮。 學(xué)習(xí)用VHDL編寫復(fù)雜功能的代碼。下面舉個(gè)簡(jiǎn)單的例子來(lái)說(shuō)明其工作原理。脈沖波的輸出直接輸出到實(shí)驗(yàn)箱觀測(cè)模塊的探針，以便用示波器觀察輸
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