vhdl實驗半加器等等指導書-wenkub
2023-06-07 18:08:53 本頁面
【正文】 出至D9D10A19從FPGA的A19輸出至D10D11M7從FPGA的M7輸出至D11D12B20從FPGA的B20輸出至D12表13 LED燈與FPGA管腳連接表四、 實驗步驟下面將通過這個實驗，向讀者介紹QUARTUSII的項目文件的生成、編譯、管腳分配以及時序仿真等的操作過程。通過輸入不同的值來觀察輸入的結果與三八譯碼器的真值表（表11）是否一致。其真值表如表11所示輸入輸出ABCD7D6D5D4D3D2D1D00000000000110000000010010000001001100000100000100010000101001000000110100000011110000000表11 三八譯碼器真值表譯碼器不需要像編碼器那樣用一個輸出端指示輸出是否有效。 掌握組合邏輯電路的靜態(tài)測試方法。 進行二位加法計數(shù)器的設計仿真（記錄仿真波形）。元件的例化就是元件的調(diào)用，是層次化設計的基礎。 五、思考題： 怎樣自建元件？自建元件的調(diào)用要注意什么？ 實驗二 二位加法計數(shù)器的設計一、實驗目的 掌握二位加法計數(shù)器的原理； 掌握二位加法計數(shù)器的VHDL描述。四、實驗步驟 完成圖形半加器設計。二、實驗內(nèi)容熟練軟件基本操作，完成半加器和全加器的設計； 正確設置仿真激勵信號，全面檢測設計邏輯； 綜合下載，進行硬件電路測試。三、實驗原理半加器的設計半加器只考慮了兩個加數(shù)本身，沒有考慮由低位來的進位。 完成VHDL半加器設計與仿真（記錄仿真波形）。 深入理解VHDL中元件例化的意義。具體設計程序由學生自己完成。 進行二位加法計數(shù)器的設計下載與測試。二、 實驗原理38譯碼器三輸入，八輸出。但可以在輸入中加入一個輸出使能端，用來指示是否將當前的輸入進行有效的譯碼，當使能端指示輸入信號無效或不用對當前信號進行譯碼時，輸出端全為高電平，表示無任何信號。實驗箱中的撥動開關與FPGA的接口電路如下圖11所示，當開關閉合（撥動開關的檔位在下方）時其輸出為低電平，反之輸出高電平。建立工程文件1)選擇開始程序Altera，運行QUARTUSII軟件。第二個輸入框為工程名稱輸入框，第三個輸入框為頂層實體名稱輸入框。這里我們以選用Cyclone系列芯片EP2C35F484C8為例進行介紹。建立圖形設計文件 1）在創(chuàng)建好設計工程后，選擇FileNEW…菜單，出現(xiàn)新建設計文件類型選擇窗口。QUARTUSII圖形編輯器也稱塊編輯器（Block Editor），用于以原理圖（Schematics）和結構圖（Block Diagrams）的形式輸入和編輯圖形設計信息。在圖形編輯器窗口的工件區(qū)雙擊鼠標的左鍵，或點擊圖中的符號工具按鈕，或選擇菜單EditInsert Symbol…，則彈出Symbol對話框。用戶也可以根據(jù)自己的習慣來定義這些端口名稱。需要注意的是，在整個設計文件保存的過程當中，都需要遵循設計輸入法的一般規(guī)則。當完成上述窗口的設定后，點擊START按鈕進行設計文件的全編譯。管腳分配完之后一定要進行再進行一次全編譯，以使分配的管腳有效。2）設置仿真結束時間，波形編輯器默認的仿真結束時間為1181。在出現(xiàn)的Node Finder界面中，如圖127所示，在Filter列表中選擇Pins：all，在Named窗口中輸入“*”，點擊List在Nodes Found窗口出現(xiàn)所有信號的名稱，點擊中間的按鈕則Selected Nodes窗口下方出現(xiàn)被選擇的端口名稱。最后選擇軟件的FileSave進行保存。點擊仿真報告窗口按鈕Report，觀察仿真波形。2）選擇QUARTUSII軟件的ToolProgrammer命令，進行編程器窗口?；氐骄幊唐饔布O置窗口， 點擊Close按鈕退出設置。五、實驗現(xiàn)象與結果文件加載到目標器件后，撥動撥動開關，LED燈會按表11所示的真值表對應的點亮。 學習用VHDL編寫復雜功能的代碼。下面舉個簡單的例子來說明其工作原理。脈沖波的輸出直接輸出到實驗箱觀測模塊的探針，以便用示波器觀察輸
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