vhdl實(shí)驗(yàn)半加器等等指導(dǎo)書-展示頁
2025-06-01 18:08本頁面
【正文】 加器的設(shè)計(jì)半加器只考慮了兩個(gè)加數(shù)本身，沒有考慮由低位來的進(jìn)位。. . . .. .實(shí)驗(yàn)一 半加器和全加器的設(shè)計(jì)一、 實(shí)驗(yàn)?zāi)康恼莆請D形的設(shè)計(jì)方式； 掌握自建元件及調(diào)用自建元件的方法；熟練掌握MAXPLUS II的使用。二、實(shí)驗(yàn)內(nèi)容熟練軟件基本操作，完成半加器和全加器的設(shè)計(jì)； 正確設(shè)置仿真激勵(lì)信號，全面檢測設(shè)計(jì)邏輯； 綜合下載，進(jìn)行硬件電路測試。半加器真值表：被加數(shù)A 加數(shù)B 和數(shù)S 進(jìn)位數(shù)C 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1半加器邏輯表達(dá)式：；全加器除考慮兩個(gè)加數(shù)外，還考慮了低位的進(jìn)位。四、實(shí)驗(yàn)步驟 完成圖形半加器設(shè)計(jì)。 完成VHDL全加器設(shè)計(jì)與仿真（記錄仿真波形）。 五、思考題： 怎樣自建元件？自建元件的調(diào)用要注意什么？ 實(shí)驗(yàn)二 二位加法計(jì)數(shù)器的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康? 掌握二位加法計(jì)數(shù)器的原理； 掌握二位加法計(jì)數(shù)器的VHDL描述。二、實(shí)驗(yàn)內(nèi)容 完成帶進(jìn)位功能二位加法計(jì)數(shù)器的VHDL設(shè)計(jì)； 正確設(shè)置仿真激勵(lì)信號，全面檢測設(shè)計(jì)邏輯； 綜合下載，進(jìn)行硬件電路測試。元件的例化就是元件的調(diào)用，是層次化設(shè)計(jì)的基礎(chǔ)。四、實(shí)驗(yàn)步驟 了解二位加法計(jì)數(shù)器的工作原理。 進(jìn)行二位加法計(jì)數(shù)器的設(shè)計(jì)仿真（記錄仿真波形）。 五、思考題 怎樣設(shè)計(jì)“減法”計(jì)數(shù)器？進(jìn)位信號的設(shè)置應(yīng)注意什么？ 實(shí)驗(yàn)三 基于QUARTUSII圖形輸入電路的設(shè)計(jì)一、 實(shí)驗(yàn)?zāi)康?通過一個(gè)簡單的3—8譯碼器的設(shè)計(jì),掌握組合邏輯電路的設(shè)計(jì)方法。 掌握組合邏輯電路的靜態(tài)測試方法。當(dāng)輸入信號按二進(jìn)制方式的表示值為N時(shí)，輸出端標(biāo)號為N的輸出端輸出高電平表示有信號產(chǎn)生，而其它則為低電平表示無信號產(chǎn)生。其真值表如表11所示輸入輸出ABCD7D6D5D4D3D2D1D00000000000110000000010010000001001100000100000100010000101001000000110100000011110000000表11 三八譯碼器真值表譯碼器不需要像編碼器那樣用一個(gè)輸出端指示輸出是否有效。本例設(shè)計(jì)中沒有考慮使能輸入端，自己設(shè)計(jì)時(shí)可以考慮加入使能輸入端時(shí)，程序如何設(shè)計(jì)。通過輸入不同的值來觀察輸入的結(jié)果與三八譯碼器的真值表（表11）是否一致。其電路與FPGA的管腳連接如表12所示撥動(dòng)開關(guān)的輸出圖11 撥動(dòng)開關(guān)與FPGA接口電路信號名稱對應(yīng)FPGA（EP2C35）管腳名信號說明K1E15從K1輸出到FPGA的E15K2B14從K2輸出到FPGA的B14K3F9從K3輸出到FPGA的F9K4B15從K4輸出到FPGA的B15K5A15從K5輸出到FPGA的A15K6F11從K6輸出到FPGA的F11K7A16從K7輸出到FPGA的A16K8F13從K8輸出到FPGA的F13K9F14從K8輸出到FPGA的F14K10A17從K8輸出到FPGA的A17K11H7從K8輸出到FPGA的H7K12A18從K8輸出到FPGA的A18表12 撥動(dòng)開關(guān)與FPGA管腳連接表當(dāng)FPGA與其對應(yīng)的端口為高電平時(shí)LED就會(huì)發(fā)光，反之LED燈滅。 信號名稱對應(yīng)FPGA（EP1C12）管腳名說明D1E9從FPGA的E9輸出至D1D2A11從FPGA的A11輸出至D2D3E11從FPGA的E11輸出至D3D4
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