【正文】 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 設(shè)計原理： VHDL 程序： LIBRARY IEEE。 END PROCESS P_DIV 。 ELSE FOUT = 39。 如果溢出標(biāo)志信號 FULL 為高電平， D 觸發(fā)器輸出取反 IF CNT2 = 39。 BEGIN IF FULL39。 且輸出溢出標(biāo)志信號 FULL 為低電平 END IF。139。EVENT AND CLK = 39。 END。 USE 。在實(shí)驗(yàn)系統(tǒng)上硬驗(yàn)證。 END 。 49 WHEN 1111 = LED7S = 1110001 。 WHEN 1011 = LED7S = 1111100 。 WHEN 0111 = LED7S = 0000111 。 WHEN 0011 = LED7S = 1001111 。 END 。 VHDL 程序： LIBRARY IEEE 。 移位寄存器實(shí)驗(yàn)接線表 信號名稱 連接主板 FPGA 引腳 CLK WDS1 77 LOAD WDS1 78 DIN0 S1 66 DIN1 S2 64 DIN2 S3 62 DIN3 S4 61 DIN4 S5 58 DIN5 S6 57 DIN6 S7 56 DIN7 SW8 55 QB LED1 52 實(shí)驗(yàn)步驟： 1．打開實(shí)驗(yàn)箱電源； 2．輸入移位寄存器 V HDL 程序； 3．點(diǎn)擊 圖標(biāo)，進(jìn)行分析和綜合； 4. 建立波形文件，進(jìn)行功能仿真； 5．按接線圖配置 CPLD 引腳； 6．點(diǎn)擊圖 標(biāo) ,進(jìn)行編譯； 7．下載 ****.sof 配置文件到 EPM240T100 中； 實(shí)驗(yàn)四：七段數(shù)碼顯示譯碼器和數(shù)控分頻器設(shè)計 一． 七段數(shù)碼顯示譯碼器 實(shí)驗(yàn)?zāi)康模? 48 學(xué)習(xí) 7 段數(shù)碼顯示譯碼器設(shè)計；學(xué)習(xí) VHDL 的 CASE 語句應(yīng)用 及多層次設(shè)計方法。 END IF。 由（ LOAD=39。139。 END SHFRT。 USE 。 CQ = CQI。139。 大于 9，計數(shù)值清零 END IF。 THEN 檢測是否允許計數(shù)（同步使能） IF CQI 9 THEN CQI := CQI + 1。EVENT AND CLK=39。 THEN CQI := (OTHERS =39。 END CNT10。 USE 。 信號名稱 連接主板 FPGA 引腳 CLK WDS1 77 DIN0 S1 66 DIN1 S2 64 DIN2 S3 62 DIN3 S4 61 DIN4 S5 58 DIN5 S6 57 DIN6 S7 56 DIN7 S8 55 C0 S9 54 MD0 S10 53 MD1 S11 76 MD2 S12 75 QB0 LED1 52 QB1 LED2 51 QB2 LED3 50 QB3 LED4 49 QB4 LED5 48 QB5 LED6 47 QB6 LED7 44 QB7 LED8 43 CN LED11 40 實(shí)驗(yàn)步驟： 45 1．打開實(shí)驗(yàn)箱電源； 2．輸入移位寄存器 VHDL 程序； 3．點(diǎn)擊 圖標(biāo)，進(jìn)行分析和綜合； 4. 建立波形文件，進(jìn)行功能仿真； 5．按接線圖配置 FPGA 引腳； 6．點(diǎn)擊圖 標(biāo) ,進(jìn)行編譯； 7．下載 ****.sof 配置文件到 EP3C16Q240C8 中； 實(shí)驗(yàn)三：計數(shù)器和移位寄存器設(shè)計 一 、十進(jìn)制加法計數(shù) 器 實(shí)驗(yàn)?zāi)康模? 設(shè)計帶有異步復(fù)位和同步時鐘使能的十進(jìn)制加法計數(shù)器。 END PROCESS。 加載待移數(shù) WHEN OTHERS = REG = REG 。 自循環(huán)右移 WHEN 100 = REG(7) = C0 。 帶進(jìn)位循環(huán)左移 WHEN 010 = REG(0) = REG(7)。 SIGNAL CY : STD_LOGIC 。 待加載移位的數(shù)據(jù) QB : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。 USE 。 在此窗口首先 選擇 “ Hardware setup” (硬件設(shè)置 )按鈕， 選 擇 usbblaster 編程方式 ，勾選 program/configure。 圖 336 Processing 命令菜單 40 圖 337 1 位全加器的仿真報告波形 4. 編程下載設(shè)計文件 引腳鎖定 ： 確定 4 選１數(shù)據(jù)選擇器的輸入 /輸出口與目標(biāo)芯片引腳的連接關(guān)系。 下面對 輸入管腳進(jìn)行配置數(shù) 據(jù)，對 a 輸入數(shù)據(jù)，選擇一段區(qū)域右擊選擇Valuearbitrary value(如圖 331)將出現(xiàn) 332 界面，選擇二進(jìn)制 Binary 類型，輸入數(shù)據(jù) 1 按 OK，選是，此時將出顯 a 的那段區(qū)域值為 1，然后分別對其它區(qū)域及管腳的值進(jìn)行設(shè)置 (如圖 333 所示 )。設(shè)置 Filter:為 pins： all,OK 即可，如圖 328 所示 。 建立仿真文件 ： 執(zhí)行 Quartus II 主窗口“ File”菜單的“ new”命令，在彈出編輯文本類型對話框（ 如圖 323 所示 ） 選擇 Vector Waveform File 按 QuartusII 波形編輯方式。 時序分析（ Timing Analyzer） 成功完成適配之后，設(shè)計編譯還要進(jìn)入時序分析環(huán)節(jié)。在適配過程中，完成設(shè)計邏輯在器件中的布局和布線、選擇適當(dāng)?shù)膬?nèi)部互連路徑、引腳分配、邏輯元件分配等操作。Synthesis） 在編譯過程中，首先對設(shè)計文件進(jìn)行分析和檢查，如檢查原理圖的信號線有無漏接、信號有無雙重來源、文本輸入文件中有無語法錯誤等，如果設(shè)計文件存在錯誤，則報告出錯信息并標(biāo)出錯誤的位置，供設(shè)計者修改。 圖 318 設(shè)備配置對話框 32 圖 319 設(shè)備 amp。 4．設(shè)計全加器頂層文件 新建一個原理圖，在新打開的原理圖編輯窗口中雙擊，在彈出的如圖 315 所示的窗口中選擇 Project 選項(xiàng)，在其中將顯示生成的所有元件（ 元件所在的路徑 d:\adder），調(diào)出此元件，并按照圖 39 所示連接好全加器電路圖（見圖 317）。 圖 316 將所需元件全部調(diào)入原理圖編輯窗口并連接好 （ 3）選擇 File→ Save As 命令，選擇剛才為自己的工程建立的目錄 d:\adder，將已設(shè)計好的原理圖文件取名為 （默認(rèn)的后綴是 .bdf），并存盤在此文件夾內(nèi)。 1 建立工程后和工程文件夾，在 中選擇 File 314 所示選擇 BlockDiagram/Schematic File 按 OK. 圖 314 編輯文本類型對話框 30 2 輸入設(shè)計項(xiàng)目和存盤 原理圖編輯輸入流程如下： （ 1）在編輯窗口中的任何一個位置上右擊，將彈出快捷菜單，選擇 Insert→Symbol 命令，將彈出如圖 315 所示的元件輸入對話框。 END ARCHITECTURE fd1。 定義 3 個信號作為內(nèi)部的連接線。 co， so : OUT STD_LOGIC)。 ENTITY f_adder IS PORT (ain， bin， cin : IN STD_LOGIC。 END ENTITY or2a； ARCHITECTURE one OF or2a IS BEGIN c = a OR b 。 （ 3）或門邏輯描述： LIBRARY IEEE 。 WHEN OTHERS = NULL 。039。 co=39。039。 。 a 相并 b，即 a 與 b 并置操作 PROCESS(abc) BEGIN CASE abc IS 類似于真值表的 CASE 語句 WHEN 00 = so=39。 END ENTITY h_adder。 （ 2） 真值表（ case 語句）描述方法： LIBRARY IEEE。 END ENTITY h_adder。 1 半加器的 vhdl 描述實(shí)現(xiàn)有兩種方式： （ 1） 布爾函數(shù)描述方法的 VHDL 源程序如下： LIBRARY IEEE。 圖 38 工程引導(dǎo)界面（第 4 頁面） 25 圖 39 工程引導(dǎo)界面（第 5 頁面） 點(diǎn)擊 Next進(jìn)入圖 310 所示界面，提示選擇第三方的 EDA 工具，如ModelSim、 Synplify Pro 等。 圖 34 新建工程界面 進(jìn)入 New Project Wizard 引導(dǎo)界面，提示工程向?qū)Э赏瓿蓜?chuàng)建一個新工程和 23 對其 進(jìn)行初步的設(shè)置，包括：工程名和路徑；頂層設(shè)計實(shí)體名；工程文件和庫； 目標(biāo)器件家族和器件； EDA 工具設(shè)置等。 進(jìn)入 集成開發(fā)環(huán)境 在桌面上用鼠標(biāo)左鍵雙擊 圖標(biāo)，進(jìn)入 ，顯示如圖 33 界面 建立新工程 方法 1：在 Getting Started With QuartusII Software 窗體中鼠標(biāo)左鍵單擊 Greate a New Project 按鈕。包括的外設(shè)資源： 1. CPLD 控制核心電路： 2. LED 和二值開關(guān)， 通過二值開關(guān)輸入電平控制信號， 通過 LED 可以輸出顯 示狀態(tài)： 19 3. 微動開關(guān)設(shè)計電 路： 4. 撥動開關(guān)設(shè)計時鐘輸出實(shí)例： 5. CPLD 用于連接面包板做擴(kuò)展實(shí)驗(yàn)電路： 20 6. 數(shù)字邏輯實(shí)驗(yàn)板和 SOPC 實(shí)驗(yàn)主板的接口電路以及電源輸入電路 21 第 2章 EDA實(shí)驗(yàn) 實(shí)驗(yàn)一：基礎(chǔ)實(shí)驗(yàn) (1 位全加器設(shè)計 ) 實(shí)驗(yàn)?zāi)康模? 集成開發(fā)環(huán)境的使用方法以及如何建立工程和文件； VHDL 文本輸入設(shè)計法設(shè)計 1 位全加器； ，進(jìn)一步了解 1 位全加器的功能 實(shí)驗(yàn)內(nèi)容： 用原理圖輸入設(shè)計法和 VHDL 文本輸入設(shè)計法分別設(shè)計 1 位全加器，并下載到 CH4 實(shí)驗(yàn)箱上運(yùn)行。 12V、 +5V、 +、 GND)、 16 位 IO 插口 (IO0~IO15)等可用作擴(kuò)展實(shí)驗(yàn)的電源、輸入輸出接口。 圖 119 擴(kuò)展 IO接口電路 VGA接口 接口電路如圖如 圖 120 所示。 1310118129147C1+1C2+4GND15C13VCC16C25V6V+2U8MAX3232CSEC53104+C54 104C51 104C52 104C501041234567891110J7D Connector 912348765RP12330UART_TXDUART_RXD1 2RXD1 2TXD++GREENRED 圖 117 RS232 串型接口 USB 接口 USB 接口電路如圖 118 所示。 圖 114 SD 卡接口電路 串行總線接口 接口實(shí)例采用 DA TLC5615 ，電路如圖 115 所示。配置有 4 個獨(dú)立按鍵。鍵盤是 4X4 矩陣鍵盤，矩陣 4 行為輸出， 4 列為輸入。 TFT 結(jié)構(gòu)框圖如圖 18 所示。 系統(tǒng)采用 3528 表貼封裝 的 4 腳 有 源 晶 振 ， 輸 出 頻 率 為 40/50MHz 。 EP4CE15 可用 JTAG、 AS 接口配置。 表 11 EP3C16Q240C8 基本性能指標(biāo) EP4CE15 IO