eda技術(shù)及應(yīng)用習(xí)題參考答案-全文預(yù)覽
【正文】 2． BLOCK語句適合于電路較復(fù)雜的系統(tǒng)，不同的塊組成整個電路；元件例化語句適合于重復(fù)使用某一功能塊的系統(tǒng)，重復(fù)部分用 PORT MAP 映像 COMPONENT語句。 END PROCESS。 END CASE。 WHEN 11=q=NOT(q)。 WHEN 10=q=39。) THEN CASE s IS WHEN 01=q=39。139。039。 ARCHITECTURE kk OF jk_ff IS SIGNAL s:std_logic_vector(1 downto 0)。 USE 。 END BIAOJUE。 6． a b是信號，位類型，初始值為 0 time1 time2是常量，時間類型，初始值為 20ns x y是變量，標準邏輯類型，初始值為“ x”（即不確定的值） 7． LIBRARY IEEE。 3． ENTITY NAND2 IS PORT(A,B:IN BIT。對于綜合與仿真工具采用相同的描述，對于不同的平 臺也采用相同的描述 ；（ 4） 描述能力強，覆蓋面廣。 3．優(yōu)點：（ 1）支持模塊化，底層模塊可反復(fù)被調(diào)用，多個底層模塊可由不同的設(shè)計者 同時使用，提高了設(shè)計效率；（ 2）設(shè)計方法比較自由；（ 3） 團隊之間的合作方便靈活。 但是編寫次數(shù)有限，編程的速度不快； FLEX10K系列 采用 SRAM進行功能配置，可重復(fù)編程，但系統(tǒng)掉電后， SRAM中的數(shù)據(jù)丟失。 CPLD器件一般采用 EEPROM存儲技術(shù)，可重復(fù)編程，并且系統(tǒng)掉電后， EEPROM中的數(shù)據(jù)不會丟失，適于數(shù)據(jù)的保密。因此，需在 FPGA 外加 EPROM，將配置數(shù)據(jù)寫入其中，系統(tǒng)每次上電自動將數(shù)據(jù)引入 SRAM中 。 5． CPLD FPGA 內(nèi)部結(jié)構(gòu) Product－ term Look－ up Table 程序存儲 內(nèi)部 EEPROM SRAM，外掛 EEPROM 資源類型 組合電路資源豐富 觸發(fā)器資源豐富 集成 度 低 高 使用場合 完成控制邏輯 能完成比較復(fù)雜的算法 速度 慢 快 其他資源 － EAB，鎖相環(huán) 保密性 可加密 一般不能保密 6
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