【正文】 接口連接 如圖 14 所示。 面包板相關(guān)實驗 IO 接口： LED 發(fā)光二極管 8 個 二值開關(guān) 8 位 LED 發(fā)光二極管 20 個 二值開關(guān) 20 位 觸發(fā)按鍵（上升沿） 2 位 觸發(fā)按鍵（下降沿） 2 位 控制器 CPLD EPM240T100C5N 1 片 4 路撥碼控制，用于設(shè)計時鐘實驗 : 1Hz， 10Hz， 100Hz， 1KHz， 10KHz， 100Khz， 1MHz， 10MHz 等，分別 用 BCD 撥碼開關(guān)選擇，掉電時設(shè)置值不丟失。 USB 接口： 真正的 USB 接口，分 HOST 和 SLAVE 接口設(shè)計， CH376 驅(qū)動。 溫度傳感器： DS18B20 溫度傳感器。 數(shù)碼管（動態(tài)掃描） ： LG5641AHx2 8 位 7 段數(shù)碼管 吋共陰紅 數(shù)碼管（靜態(tài)驅(qū)動） ： 2 位共陰靜態(tài)驅(qū)動數(shù)碼管，紅色。 輸入 ~220V，輸出 +5V/3A +12V/1A 12V/。 圖 11 CH4 實驗系統(tǒng)連接圖 實驗箱由箱體 + USB Blaster 下載線 +開關(guān)電源 +實驗系統(tǒng)主板 +擴展板組成。實驗系統(tǒng)連接如圖 11 所示。 3．開關(guān)電源： 型號：臺灣明緯 T30B 。 2 x16 字符點陣液晶（藍白） 1 塊。 上電及手動復(fù)位電路： 蜂鳴器： 5V 無源蜂鳴器 1 個 ； 5V 有源蜂鳴器 1 個。 SD 卡接口： 3 PS2 接口： 串口： MAX3232。 組成原理 /數(shù)字邏輯擴展模塊配置如下： 面包板 1 塊： ●一個端子條 300 個插孔 ●兩個分配條， 100 個插孔 ●適用線徑： 2920 AWG ●尺寸： 。 圖 13 ZYEDA2 實驗系統(tǒng)主板器件位置 5 FPGA 實驗系統(tǒng)使用的 FPGA 芯片是 芯片是美國 Altera 公司的 CycloneIV 系列的 FPGA 芯片 EP4C15E, 基本性能指標(biāo)如表 11 所示。 配置芯片采用意法公司的 M25P64,容量為64M。 圖 15 配置及復(fù)位電路 系統(tǒng)時鐘 系統(tǒng)時鐘電路 設(shè)計為雙時鐘， 如圖 26 所示。 圖 17 SDRAM 存儲器電路 TFT及 LCD 顯示接口 系統(tǒng)中 LCD 顯示屏分別由 寸 TFT 液晶屏和 LCD1602 字符液晶構(gòu) 11 成。 圖中 7 段數(shù)碼管共 8 位， 8 位段控由芯片 74HCT573 驅(qū)動。 圖 111 矩陣鍵盤接口電路 獨立按鍵接口 獨立按鍵接口電路如圖 112 所示。 圖 113 蜂鳴器接口電路 SD 卡接口 SD 卡接口電路 如圖 114 所示。芯片為 MAX3232。接口電路如圖 119 所示。 可在組成原理 /數(shù)字邏輯擴展模塊面包板上插些器件做接口擴展實驗，面包板周圍的 8 位 LED 發(fā)光二極管（ LED7~LED0） 、 8 位二值開關(guān) (SW7~SW0)、電源插孔 (177。 17 圖 122 組成原理 /數(shù)字邏輯擴展模塊結(jié)構(gòu)框圖 圖 123 面包板結(jié)構(gòu)圖 18 組成原理 /數(shù)字邏輯擴展模塊上的 20 位 LED 發(fā)光二極管（ LED20~LED1） ,20 位二值開關(guān)（ S20~S1） , 4 位單脈沖按鈕（ T1~T4）通過 4 位 IO 口與實驗主板上的 CPLDEMP240T100C5 連接，通過與主板的連接接口可以實現(xiàn)通信控制。 I 1 1 3coasob1001010110001100cosoban o t x n o r 2a n d 2 圖 31 半加器 h_adder 電路圖及其真值表 I 1 1 3a inco u t co u ta in b insu mci nb in su mci nf _ a d d e ro r 2 afedu3u2u1ba ccosoBcosoBh _ a d d e rAh _ a d d e rA 圖 32 全加器 f_adder 電路圖及其實體模塊 實驗步驟： 1. 設(shè)計輸入 1 位全加器 設(shè)計采用原理圖輸入和 VHDL 文本輸入兩種方式，設(shè)計輸入時的步驟有所區(qū)別，其它步驟一樣。如圖 34 所示。 24 圖 37 工程引導(dǎo)界面（第 3 頁面） 工程工作路徑創(chuàng) 建后，進入圖 38，提示用戶添加設(shè)計文件，也可以以后添加，點擊 Next指向圖 39，選擇使用的 FPGA 或 CPLD 器件， EPM240T100 ，按圖中選擇即可。 26 圖 311 工程引導(dǎo)界面（第 7 頁面） 添加新文件： 方法一：用 VHDL 文件實現(xiàn) 建立工程后，在 中選擇 File 312 所示選擇 VHDL File按 OK. 圖 312 編輯文本類型對 話框 27 將出現(xiàn)文本編輯界面 ，輸入 VHDL 源程序， 分別建立半加器描述底層文件，或門描述底層文件， 1 位二進制全加器頂層設(shè)計全加器頂層設(shè)計描述，然后 選擇 Filesave 分別將 其保存為： ， ， 如圖 313所示。 co, so : OUT STD_LOGIC)。 END ARCHITECTURE fh1。 co, so : OUT STD_LOGIC)。 b 。039。 co=39。139。 WHEN 11 = so=39。 。 END ARCHITECTURE fh1 。 28 c : OUT STD_LOGIC )。 1 位二進制全加器頂層設(shè)計描述 USE 。 ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder 調(diào)用半加器聲明語句 PORT ( a， b : IN STD_LOGIC。 END COMPONENT； SIGNAL d， e， f : STD_LOGIC。 u3 : or2a PORT MAP(a=d， b=f， c=cout)。事實上，除了最初的輸入方法稍有不同外，主要流程與前面介紹的VHDL 文本輸入法完全一致。例如，為了設(shè)計半加器，可參考圖 31，分別調(diào)入元件 and not、 xnor 和輸入 /輸出引腳 input 和 output，并如圖 316 所示用單擊拖動的方法連接好電路，然后分別在 input 和 output 的 PIN NAME 上雙擊使其變?yōu)楹谏?，再分別輸入各引腳名a、 b、 co 和 so。 （ 2）按圖 316 給出的 方式進行轉(zhuǎn)換，只能針對被打開的當(dāng)前文件。選擇 Unused Pins 標(biāo)簽，將 Reserve all unused pins:設(shè)置為 As input tristated，設(shè)置完按 “確定 ”即可。 分析與綜合（ Analysisamp。 適配（ Fitter） 適配是編譯的第 2 個環(huán)節(jié)，只有當(dāng)分析與綜合成功完成之后才能進 行。對于 FPGA 來說，是生成位流數(shù)據(jù)文件 BG。 圖 321 Quartus II 編譯工具界面 圖 322 編譯結(jié)果概要報告框 3. 仿真設(shè)計文件 仿真一般需要經(jīng)過建立波形文件、輸入信號節(jié)點、設(shè)置波形參量、編輯輸入信號、波形文件存盤、運行仿真器和分析仿真波形等過程。進入 Node Finder 界面，選擇 Customize..選項，如圖 327。結(jié)點被選擇完畢后 按 OK 回到 Insert Node or Bus 界面按OK 即可出現(xiàn)界面 330. 圖 329 節(jié)點發(fā)現(xiàn)者對話框 圖 330 波形文件編輯窗口界面 37 編輯輸入信號 根據(jù) 4 選 1 數(shù)據(jù)選擇器的真值表為輸入信號 a， b， c， d 和 s0， s1 建立測試電平。 圖 334 Processing 命令菜單 39 圖 335 仿真工具對話框 接下來選擇 Processingstart simulation 或 進行仿真 (如圖 336)，仿真結(jié)束將出顯圖 337 波形。 41 圖 338 Assignments 命令菜單 圖 339 賦值編輯對話框 42 圖 340 賦值編輯對話框 下載設(shè)計文件 在 QuartusII 軟件界面上執(zhí)行 TOOLprogrammer 或 用鼠標(biāo)左鍵直接單擊命令按鈕， （如圖 341），將 彈出 342 所示的設(shè)置編程方式窗口 。 設(shè)計原理： VHDL 程序： Library IEEE。 移位模式控制字 D : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 ARCHITECTURE BEHAV OF SHIFT IS SIGNAL REG : STD_LOGIC_VECTOR(7 DOWNTO 0)。 CY=REG(7)。 REG(6 DOWNTO 0) = REG(7 DOWNTO 1)。 帶進位循環(huán)右移 WHEN 101 = REG(7 DOWNTO 0) = D(7 DOWNTO 0)。 END IF。 移位后輸出 END BEHAV。 USE 。 COUT : OUT STD_LOGIC )。139。 計數(shù)器異步復(fù)位 ELSIF CLK39。139。)。 IF CQI = 9 THEN COUT = 39。 46 END IF。 實驗內(nèi)容 : CLK 是移位時鐘信號， DIN 是 8 位并行預(yù)置數(shù)據(jù)端口， LOAD 是并行數(shù)據(jù)預(yù)置使能信號， QB 是串行輸出端口 設(shè)計原理： VHDL 程序： LIBRARY IEEE。 QB : OUT STD_LOGIC )。EVENT AND CLK = 39。 THEN REG8 := DIN。 END IF。 END behav。 引腳鎖定及硬件測試 設(shè)計原理： 7 段數(shù)碼是純組合電路，通常的小規(guī)模專用 IC，如 74 或 4000 系列的器件只能作十進制 BCD 碼譯碼，然而數(shù)字系統(tǒng)中的數(shù)據(jù)處理和運算都是 2 進制的，所以輸出表達都是 16 進制的，為了滿足 16 進制數(shù)的譯碼顯示，最方便的方法就是利用譯碼程序在 FPGA/CPLD 中來實現(xiàn)。 LED7S : OUT STD_LOGIC_VECTOR(6 DOWNTO 0) ) 。 WHEN 0010 = LED7S = 1011011 。 WHEN 0110 = LED7S = 1111101 。 WHEN 1010 = LED7S = 1110111 。 WHEN 1110 = LED7S = 1111001 。 END PROCESS 。輸入不同的 CLK 頻率和預(yù)置值 D，給出時序波形。 USE 。 FOUT : OUT STD_LOGIC )。 BEGIN IF CLK39。 當(dāng) CNT8 計數(shù)計滿時，輸入數(shù)據(jù) D 被同步預(yù)置給計 數(shù)器 CNT8 FULL = 39。039。 P_DIV: PROCESS(FULL) VARIABLE CNT2 : STD_LOGIC。 THEN CNT2 := NOT CNT2。139。 END IF。 實驗內(nèi)容 : 在 QuartusII 上對該例進行編輯、編譯、綜合、適配、仿真，給出單進程狀態(tài)機的工作時序，分析本實例 VHDL 程序。 CLK,RST : IN STD_LOGIC。 SIGNAL C_ST : ST_TYPE 。 Q= 0000 。 THEN CASE C_ST IS