eda課程設(shè)計(jì)word版-文庫(kù)吧資料
2025-01-24 12:56本頁(yè)面
【正文】 139。d96:begintx = datain[5]。d1。b1。 //發(fā)送數(shù)據(jù)4位presult = datain[4]^presult。end839。t = t + 839。idle = 139。d64:begintx = datain[3]。d1。b1。 //發(fā)送數(shù)據(jù)2位presult = datain[2]^presult。end839。t = t + 839。idle = 139。d32:begintx = datain[1]。d1。b1。 //發(fā)送數(shù)據(jù)0位presult = datain[0]^paritymode。end839。t = t + 839。idle = 139。d0:begintx = 139。endendalways (posedge clk)beginif(send == 139。d176) //一幀資料發(fā)送結(jié)束beginsend = 139。b1。amp。 wrsig。//檢測(cè)發(fā)送命令是否有效always (posedge clk)beginwrsigbuf = wrsig。 //計(jì)數(shù)器parameter paritymode = 139。reg presult。reg send。 //線路狀態(tài)指示，高為線路忙，低為線路空閑output tx。 //需要發(fā)送的數(shù)據(jù)input wrsig。input clk。d1。d0。b0。 end else if(t == 1639。t = t + 1639。d12) beginclkout = 139。 reg [15:0] t。 //系統(tǒng)時(shí)鐘 output clkout。參考文獻(xiàn)[1]鄭亞民,：國(guó)防工業(yè)出版社，[2]夏宇聞 ，Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程（第2版）[M] ，北京航空航天大學(xué)出版社，2008 [3]基聶濤，許世宏 《現(xiàn)代電子技術(shù)》2006年第二期總第217期[4][J].現(xiàn)代電子技術(shù),2005[5]吳繼華， HDL[M].北京：人民郵電出版社，2006附錄分頻器程序：module clkdiv(clk, clkout)。知識(shí)是無(wú)窮無(wú)盡的，知識(shí)的獲取需要一顆上進(jìn)的心，老師將我們領(lǐng)進(jìn)了門，下面的路就應(yīng)該我們自己出去去走，即使充滿荊棘，也要努力奮斗向前沖。這次EDA課程設(shè)計(jì)歷時(shí)一個(gè)多星期，在這段日子里，可以說(shuō)是苦多于甜，但是可以學(xué)的到很多很多的東西，同時(shí)不僅可以鞏固以前所學(xué)過(guò)的知識(shí)，而且學(xué)到了很多在書本上所沒(méi)有學(xué)到過(guò)的知識(shí)。本文介紹了用軟件方式構(gòu)建UART的一種方法,本設(shè)計(jì)完全采用VerilogHDL語(yǔ)言進(jìn)行描述。圖7 測(cè)試結(jié)果圖第四章 總結(jié)本文設(shè)計(jì)的模塊工作在應(yīng)用比較普遍的方式 ,實(shí)現(xiàn)全雙工的通信。一切與預(yù)期結(jié)果一樣，測(cè)試成功。 將開發(fā)板接上電源，輸入端跟電腦主機(jī)接口相連。圖6 接收模塊仿真圖對(duì)圖分析看出，UART接收模塊接收到的數(shù)據(jù)與UART發(fā)送模塊發(fā)送的數(shù)據(jù)相一至，每接收到一個(gè)數(shù)據(jù)都有一個(gè)讀取數(shù)據(jù)指示rdisg，UART接收模塊得到正確驗(yàn)證。用Quartus II軟件建立工程機(jī)頂層文件，編譯輸入各個(gè)參數(shù)數(shù)據(jù)，并進(jìn)行波形仿真。串行數(shù)據(jù)的波形與發(fā)送數(shù)據(jù)dataout相一致，UART的發(fā)送模塊得到正確驗(yàn)證。如圖5所示。圖4 分頻器仿真圖UART發(fā)送模塊的功能：接收到發(fā)送指令后，把數(shù)據(jù)按UART協(xié)議輸出，先輸出一個(gè)低電平的起始位，然后從低到高輸出8個(gè)數(shù)據(jù)位，接著是可選的奇偶校驗(yàn)位，最后是高電平的停止位。對(duì)程序進(jìn)行仿真，加入輸入輸出信號(hào)，設(shè)置系統(tǒng)時(shí)鐘信號(hào)clk的周期為20ns。圖3 接收模塊流程圖第三章 運(yùn)行輸出結(jié)果假設(shè)數(shù)據(jù)的波特率為p，則所需時(shí)鐘的頻率為16*p。首先UART模塊內(nèi)部會(huì)重置波特率發(fā)生器和移位寄存器，控制邏輯使移位寄存器的工作模式為波特率模式，以準(zhǔn)備數(shù)據(jù)接收，其次移位寄存器在波特率時(shí)鐘的驅(qū)動(dòng)下工作，不斷的讀取RS232C串行總線上的輸入數(shù)據(jù)，一位一位的接收，并且將數(shù)據(jù)保存到內(nèi)部的數(shù)據(jù)寄存器內(nèi)。接收模塊設(shè)計(jì)流程圖如圖3所示。所以接收端需要進(jìn)行過(guò)采樣來(lái)保證數(shù)據(jù)的接收，RS232標(biāo)準(zhǔn)規(guī)定的過(guò)采樣率是以發(fā)送波特率的16倍時(shí)鐘對(duì)數(shù)據(jù)進(jìn)行檢測(cè)。UART模塊內(nèi)部會(huì)重置波特率發(fā)生器控制邏輯控制移位寄存器進(jìn)入RS232C串行發(fā)送的協(xié)議模式，并且使移位寄存器工作在波特率模式下，于是移位寄存器便在波特率時(shí)鐘的驅(qū)動(dòng)下依次將數(shù)據(jù)寄存器的數(shù)據(jù)一位一位發(fā)送到RS232C的發(fā)送端TXD，
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