eda課程設(shè)計(jì)--eda課程設(shè)計(jì)實(shí)驗(yàn)報(bào)告-文庫吧資料
2025-01-24 21:03本頁面
【正文】 tsyncram元件，調(diào)用了LPM模塊altsyncram GENERIC ( 參數(shù)傳遞語句 address_aclr_a : STRING。END sin_rom。 inclock : IN STD_LOGIC 。USE 。USE 。正弦波的頻率取決于讀取數(shù)據(jù)的速度。地址發(fā)生器的時(shí)鐘CLK的輸入頻率F0與每周期的波形數(shù)據(jù)點(diǎn)數(shù)以及D/A輸出頻率F的關(guān)系是：F=F0/64。結(jié)構(gòu)圖如下圖所示：8位波形數(shù)據(jù)輸出上圖所示的信號發(fā)生結(jié)構(gòu)中圖中，包含兩個(gè)部分：ROM的地址信號發(fā)生器，由6位計(jì)數(shù)器擔(dān)任；一個(gè)正弦數(shù)據(jù)ROM，由LPM_ROM模塊構(gòu)成，6位地址線，8位數(shù)據(jù)線，一個(gè)周期含有64個(gè)8位數(shù)據(jù)。 END behave。q=tmp。 循環(huán)計(jì)數(shù) END IF。 ELSEa:=39。139。 ELSEtmp:=tmp+16。 計(jì)數(shù)到最大清零a:=39。 THEN 判斷a數(shù)值，計(jì)數(shù)。 THEN 檢測時(shí)鐘上升沿 IF a=39。EVENT AND clk=39。 THEN tmp:=00000000。 BEGINIF reset=39。ARCHITECTURE behave OF ladder ISBEGINPROCESS(clk,reset)VARIABLE tmp: STD_LOGIC_VECTOR(7 DOWNTO 0)。 q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 USE 。模塊程序如下：LIBRARY IEEE。階梯波模塊階梯波ladder的VHDL程序如附錄所示，其中clk是輸入時(shí)鐘端口，reset為輸入復(fù)位端口，q為八位二進(jìn)制輸出端口。 END PROCESS。 END IF。 遞減運(yùn)算 END IF。039。 ELSE IF tmp =00000001 THENtmp:=00000000。 ELSE 不是最大值時(shí)遞增tmp:=tmp+1。 置最大值a:=39。039。139。 復(fù)位信號為0，置最小值 ELSIF clk39。039。 VARIABLE a:STD_LOGIC。end delta。 ENTITY delta IS PORT(clk,reset:IN STD_LOGIC。 USE 。從仿真波形圖也能看出這種變化規(guī)律。圖3 三角波模塊仿真圖程序設(shè)計(jì)的是reset復(fù)位信號為0時(shí)輸出為0，無對應(yīng)的波形產(chǎn)生。三角波模塊三角波波delat的VHDL程序如附錄所示，其中clk是輸入時(shí)鐘端口，reset為輸入復(fù)位端口，q為八位二進(jìn)制輸出端口。END PROCESS。 END IF。 遞減到0置最大值ELSE tmp:=tmp1。139。 復(fù)位信號置最大值ELSIF clk39。039。ARCHITECTURE behave OF dcrs ISBEGINPROCESS(clk,reset)VARIABLE tmp:STD_LOGIC_VECTOR(7 DOWNTO 0)。 q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。USE 。模塊程序如下：LIBRARY IEEE。計(jì)數(shù)值減少呈現(xiàn)線性關(guān)系，因此輸出的波形是遞減的斜波。圖2 遞減斜波模塊仿真圖程序設(shè)計(jì)的是復(fù)位信號為0時(shí)輸出為0，無對應(yīng)的波形產(chǎn)生。 END behave。 q=tmp。 遞增運(yùn)算 END IF。 THEN IF tmp=11111111 THEN tmp:=00000000。EVENT AND clk=39。 THEN tmp:= 00000000。BEGINIF reset=39。 END icrs。 ENTITY icrs IS PORT(clk,reset: IN STD_LOGIC。 USE 。從仿真波形圖也能看出這種變化規(guī)律。當(dāng)復(fù)位信號為1時(shí)，每當(dāng)檢測到時(shí)鐘上升沿時(shí)，計(jì)數(shù)器值加1，當(dāng)增加到最大后清零。遞增斜波模塊遞增斜波icrs的VHDL程序如附錄所示，其中clk是輸入時(shí)鐘端口，reset為輸入復(fù)位端口，q為八位二進(jìn)制輸出端口。五、各模塊程序設(shè)計(jì)及仿真根據(jù)自上而下的思路進(jìn)行項(xiàng)目設(shè)計(jì)。四、系統(tǒng)細(xì)化框
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