eda課程設(shè)計(jì)word版-在線瀏覽
2025-03-07 12:56本頁(yè)面
【正文】 1位是起始位，最后一位是停止位。第二章 UART設(shè)計(jì)內(nèi)容波特率是指數(shù)據(jù)信號(hào)對(duì)載波的調(diào)制速率，它用單位時(shí)間內(nèi)載波調(diào)制狀態(tài)改變的次數(shù)來(lái)表示，其單位是波特（Baud）。模擬線路信號(hào)的速率，也稱調(diào)制速率，以波形每秒的振蕩數(shù)來(lái)衡量。UART的接收和發(fā)送是按照相同的波特率進(jìn)行收發(fā)的。串行發(fā)送數(shù)據(jù)時(shí)每秒鐘發(fā)送的比特個(gè)數(shù)稱之為波特率，常用串行口波特率有9600、19200、115200等多種。在邏輯結(jié)構(gòu)上，每秒9600次的發(fā)送節(jié)拍由波特率發(fā)生器產(chǎn)生，它是一個(gè)參數(shù)化、分頻比的整數(shù)分頻器。9600Hz的時(shí)鐘信號(hào)驅(qū)動(dòng)10bit的一位計(jì)數(shù)器，將數(shù)據(jù)總線上載入的8bit數(shù)據(jù)加上起始位和停止位后由低到高依次移除。發(fā)送過(guò)程：當(dāng)要發(fā)送數(shù)據(jù)出去時(shí)，先把要發(fā)送的CPU內(nèi)部數(shù)據(jù)存儲(chǔ)到數(shù)據(jù)I/O緩存器，傳送到數(shù)據(jù)寄存器，然后進(jìn)行串并轉(zhuǎn)換。圖2 發(fā)送模塊流程圖UART是異步傳輸接口，沒(méi)有時(shí)鐘信號(hào)同步。UART接收邏輯通過(guò)檢測(cè)TXD上起始位的下降沿作為幀同步標(biāo)準(zhǔn)，這樣就相當(dāng)于把每個(gè)位分成了16份，為了避免干擾取16份中位于中部的8三個(gè)采樣進(jìn)行判別，以它們中兩個(gè)或兩個(gè)以上相同的值作為采樣結(jié)果。接收過(guò)程：當(dāng)UART模塊檢測(cè)到有新數(shù)據(jù)（RS232C總線傳輸線的起始位）就會(huì)觸發(fā)接收流程。然后在進(jìn)行串并轉(zhuǎn)換，在通過(guò)CPU內(nèi)部數(shù)據(jù)總線傳送到數(shù)據(jù)I/O緩存器，最后被CPU內(nèi)部采用。以波特率p為9600為例，系統(tǒng)時(shí)鐘為1MHz，則分頻系數(shù)為1000000/(16*9600) = 。仿真圖如圖4所示。用Quartus II軟件建立工程機(jī)頂層文件，編譯輸入各個(gè)參數(shù)數(shù)據(jù)，并進(jìn)行波形仿真。圖5 發(fā)送模塊仿真圖對(duì)圖，當(dāng)發(fā)送命令wrsig的上升沿有效時(shí)，啟動(dòng)發(fā)送數(shù)據(jù)。UART接收模塊的功能：時(shí)時(shí)檢測(cè)線路，當(dāng)線路產(chǎn)生下降沿時(shí)，即認(rèn)為線路有數(shù)據(jù)傳輸，啟動(dòng)接收數(shù)據(jù)進(jìn)程進(jìn)行接收，按從低位到高位接收數(shù)據(jù)。如圖6所示。本課題中設(shè)計(jì)的所有模塊均采用VHDL硬件描述語(yǔ)言進(jìn)行描述，在Altera公司的MAXPLUS II開(kāi)發(fā)環(huán)境下進(jìn)行程序的編譯、邏輯綜合和仿真以及管腳分配，在MarsEP1C3S Altera Cyclone FPGA開(kāi)發(fā)板(增強(qiáng)版)上進(jìn)行驗(yàn)證。在電腦上打開(kāi)串口調(diào)試軟件，將串口改成COM1，會(huì)顯示串口成功打開(kāi)，點(diǎn)一下圖上的LED燈，這時(shí)會(huì)有一個(gè)串行數(shù)據(jù)從電腦接口發(fā)出，發(fā)送到開(kāi)發(fā)板上，經(jīng)過(guò)開(kāi)發(fā)板上的芯片處理，我們會(huì)發(fā)現(xiàn)與電腦圖上相同位置的開(kāi)發(fā)板上的LED燈會(huì)亮。測(cè)試圖如圖7所示。還可以通過(guò)設(shè)置波特率發(fā)生器的寄存器設(shè)置工作的波特率,以適應(yīng)各種不同的場(chǎng)合。實(shí)現(xiàn)了UART設(shè)置的系統(tǒng)時(shí)鐘輸入，復(fù)位輸入 ,數(shù)據(jù)接收，數(shù)據(jù)發(fā)送，波特率發(fā)生器 。通過(guò)這次設(shè)計(jì)，進(jìn)一步加深了對(duì)EDA的了解，讓我對(duì)它有了更加濃厚的興趣?？偟膩?lái)說(shuō)，這次設(shè)計(jì)的結(jié)果還是比較成功的，在設(shè)計(jì)中遇到了很多問(wèn)題，最后在華老師的辛勤的指導(dǎo)下，終于游逆而解，有點(diǎn)小小的成就感，終于覺(jué)得平時(shí)所學(xué)的知識(shí)有了實(shí)用的價(jià)值，達(dá)到了理論與實(shí)際相結(jié)合的目的，不僅學(xué)到了不少知識(shí)，而且鍛煉了自己的能力，使自己對(duì)以后的路有了更加清楚的認(rèn)識(shí)，同時(shí)，對(duì)未來(lái)有了更多的信心。 input clk。 //采樣時(shí)鐘輸出 reg clkout。 always (posedge clk) //分頻進(jìn)程begin if(t == 1639。b1。d1。d26) beginclkout = 139。t = 1639。 end else begint = t + 1639。 endendendmodule發(fā)送模塊程序：module uarttx(clk, datain, wrsig, idle, tx)。 //UART時(shí)鐘input [7:0] datain。 //發(fā)送命令，上升沿有效output idle。 //發(fā)送數(shù)據(jù)信號(hào)reg idle, tx。reg wrsigbuf, wrsigrise。reg[7:0] t。b0。wrsigrise = (~wrsigbuf) amp。endalways (posedge clk)beginif (wrsigrise amp。 (~idle)) //當(dāng)發(fā)送命令有效且線路為空閑時(shí)，啟動(dòng)新的數(shù)據(jù)發(fā)送進(jìn)程beginsend = 139。endelse if(t == 839。b0。b1)begincase(t) //產(chǎn)生起始位839。b0。b1。d1。d16:begintx = datain[0]。idle = 139。t = t + 839。end839。 //發(fā)送數(shù)據(jù)1位presult = datain[1]^presult。b1。d1。d48:begintx = datain[2]。idle = 139。t = t + 839。en
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