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2024-10-15 08:06本頁面
【正文】 0000000。 q4=q3。 q2=q1。 ///************************* /// ????sy ??? ///************************* always (posedge clk ) begin sy1=1。 parameter i11=2046。 parameter i5=30。 reg q3,q4。 reg[14:0] LFSR,LFSR1。229。168。196。253。206。205。247。230。196。191。218。 reg sy。 output sy。 input[1:0] sel。 input clk。 4 實驗要求： 要求完成整個仿真 ,并根據(jù)結(jié)果說明 m序列的長度 ,不同長度游程的個數(shù) ,最終判斷是否符合設(shè)計要求 。此性質(zhì)為線形疊加性。例 2 中無法驗證。如例 2 中有二個“ 1”，“ 1”，二個“ 0”，“ 0”。如例 2 中有一個“ 11”，一個“ 00”。如例 2 中有一個“ 000” ,無“ 111”。如例 2中有一個“ 1111” ,無“ 0000”。如例 2。如例 2 中有 8 個“ 1”， 7 個“ 0”。 1512,4 ???? nNn 。 R 級的移位寄存器的反饋系數(shù)由 M 序列的特征多項式?jīng)Q定，要產(chǎn)生一個碼長為 31 的 M 序列，碼序列產(chǎn)生的移位寄存器數(shù)為 5。 M 序列有叫最長線性反饋移位寄存器序列，由于它的自相關(guān)性好，所以在 直接序列擴頻 通信 中應(yīng)用的十分廣泛。 2 實驗原理： 擴展頻譜通信系統(tǒng)中，偽隨機碼序列起著非常重要的作用，在 直接序列擴頻（ DSSS） 、（ Direct Sequence Spread Spectrum） 通信中： 是直接利用具有高碼率的擴頻碼 序列 采用各種調(diào)制方式在發(fā)端與擴展信號的頻譜，而在收端，用相同的擴頻碼 序列 去進行解碼，把擴展寬的擴頻信號還原成原始的信息。 end else begin clkreg5=clkreg5+1。 end if(clkreg5==249) begin clkreg5=0。 clk100k=~clk100k。 end always(negedge clkreg2) //1Mc begin clkout1Mc=~clkout1Mc。 end end always(posedge clkreg2) //1M,1Ms begin clkout1M=~clkout1M。 clk8k=~clk8k。 end else begin clkreg6=clkreg6+1。 end if(clkreg6==124) begin clkreg6=0。 clkreg2=~clkreg2。 reg [2:0]clkreg7。 reg [7:0]clkreg5。 reg clkreg2。 reg clkout1M,clkout1Ms,clkout1Mc,clk100k,clk80k,clk8k,clk2k。 input clkin。 4 利用與非門設(shè)計同步 RS 觸發(fā)器 原理圖 5 仿真結(jié)果 （ 2） 完成 1 位全加器的 EDA 設(shè)計 1 實驗?zāi)康模?掌握 Quartus II 的圖形輸入法和仿真過程 （ 1） 掌握圖形輸入法 （ 2） 熟悉 仿真方法 2 實驗內(nèi)容： 用 圖形法 設(shè)計 完成 1 位全加器的 EDA 設(shè)計 3 實驗要求 掌握圖形邏輯輸入法；熟悉仿真方法 ；理解功能仿真的方法。 QuartusII 軟件含有 FPGA 和 CPLD 設(shè)計所有階段的解決方案 EDA 工具設(shè)計流程 Quartus II 設(shè)計流程 軟件操作步驟見 《 FPGA 設(shè)計基礎(chǔ)》，王傳新編著，高等教育出版社， 2020 年出版。 實驗設(shè)備： 硬件實驗室， PC 機， EDA 實驗箱 實驗步驟 Quartus II 基本功能介紹 Altera174。 基本掌握 可編程邏輯器件集成開發(fā)環(huán)境軟件在數(shù)字系統(tǒng)設(shè)計中的應(yīng)用。 實驗一 熟悉 EDA 工具 Quartus II 實驗?zāi)康模?掌握 Quartus II 的使用方法 （ 1） 基于原理圖輸入的數(shù)字邏輯電路 Quartus II 設(shè)計 （ 2）基于 Verilog HDL 的數(shù)字邏輯電路 Quartus II 設(shè)計 （ 3）基于 LPM 可定制宏功能的數(shù)字邏輯電路 Quartus II 設(shè)計 實驗內(nèi)容： （ 1）利用與非門設(shè)計同步 RS 觸發(fā)器 （ 2） 1 位全加器的 EDA 設(shè)計 （ 3）基于 Verilog HDL
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