eda實(shí)訓(xùn)報(bào)告(存儲(chǔ)版)
【正文】 實(shí)驗(yàn)要求： 掌握 EDA 系統(tǒng)設(shè)計(jì)基本方法。 4 利用與非門設(shè)計(jì)同步 RS 觸發(fā)器 原理圖 5 仿真結(jié)果 （ 2） 完成 1 位全加器的 EDA 設(shè)計(jì) 1 實(shí)驗(yàn)?zāi)康模?掌握 Quartus II 的圖形輸入法和仿真過(guò)程 （ 1） 掌握?qǐng)D形輸入法 （ 2） 熟悉 仿真方法 2 實(shí)驗(yàn)內(nèi)容： 用 圖形法 設(shè)計(jì) 完成 1 位全加器的 EDA 設(shè)計(jì) 3 實(shí)驗(yàn)要求 掌握?qǐng)D形邏輯輸入法；熟悉仿真方法 ；理解功能仿真的方法。 reg [7:0]clkreg5。 end else begin clkreg6=clkreg6+1。 clk100k=~clk100k。 M 序列有叫最長(zhǎng)線性反饋移位寄存器序列，由于它的自相關(guān)性好，所以在 直接序列擴(kuò)頻 通信 中應(yīng)用的十分廣泛。如例 2。如例 2 中有二個(gè)“ 1”，“ 1”，二個(gè)“ 0”，“ 0”。 input clk。218。247。196。 reg q3,q4。 q2=q1。b000000000000000。b1。 10 sy1=139。 10 sy1=139。 10 sy1=139。 10 sy1=139。 LFSR[4:1] = LFSR[3:0]。 LFSR[10:1] = LFSR[9:0]。b00) begin LFSR1[0] = ~LFSR1[1] ^ LFSR1[4]。b10) begin LFSR1[0] = ~LFSR1[1] ^ LFSR1[10]。數(shù)字鐘須顯示時(shí)、分、秒。 end end endmodule 6 完成 序列的編寫和生成圖形文件 7 仿真結(jié)果 基于 LPM 可定制宏功能的數(shù)字邏輯電路 Quartus II 設(shè)計(jì) 實(shí)訓(xùn)題 應(yīng)用 Quartus II 宏功能模塊元件 74283 設(shè)計(jì) 8 位并行加法器 1 實(shí)驗(yàn)?zāi)康模?掌握 Quartus II 的圖形輸入法和仿真過(guò)程 （ 1） 掌握 Quartus II 宏功能模塊 圖形輸入法 （ 2） 熟悉 仿真方法 2 實(shí)驗(yàn)內(nèi)容： 應(yīng)用 Quartus II 宏功能模塊元件 74283 設(shè)計(jì) 8 位并行加法器 3 實(shí)驗(yàn)要求 掌握 宏功能模塊元件 74283 輸入法；熟悉仿真方法 ；理解功能仿真的方法。 y=~LFSR1[7]。b000000000000000。 end else if (sel==239。 end else if (sel==239。 sy1=139。 sy1=139。 sy1=139。 sy1=139。b000000000000000。b1。 ///************************* /// ????sy ??? ///************************* always (posedge clk ) begin sy1=1。 reg[14:0] LFSR,LFSR1。253。230。 reg sy。 4 實(shí)驗(yàn)要求： 要求完成整個(gè)仿真 ,并根據(jù)結(jié)果說(shuō)明 m序列的長(zhǎng)度 ,不同長(zhǎng)度游程的個(gè)數(shù) ,最終判斷是否符合設(shè)計(jì)要求 。如例 2 中有一個(gè)“ 11”，一個(gè)“ 00”。如例 2 中有 8 個(gè)“ 1”， 7 個(gè)“ 0”。 2 實(shí)驗(yàn)原理： 擴(kuò)展頻譜通信系統(tǒng)中，偽隨機(jī)碼序列起著非常重要的作用，在 直接序列擴(kuò)頻（ DSSS） 、（ Direct Sequence Spread Spectrum） 通信中： 是直接利用具有高碼率的擴(kuò)頻碼 序列 采用各種調(diào)制方式在發(fā)端與擴(kuò)展信號(hào)的頻譜，而在收端，用相同的擴(kuò)頻碼 序列 去進(jìn)行解碼，把擴(kuò)展寬的擴(kuò)頻信號(hào)還原成原始的信息。 end always(negedge clkreg2) //1Mc begin clkout1Mc=~clkout1Mc。 end if(clkreg6==124) begin clkreg6=0。 reg clkreg2。 QuartusII 軟件含有 FPGA 和 CPLD 設(shè)計(jì)所有階段的解決方案 EDA 工具設(shè)計(jì)流程 Quartus II 設(shè)計(jì)流程 軟件操作步驟見(jiàn) 《 FPGA 設(shè)計(jì)基礎(chǔ)》，王傳新編著，高等教育出版社， 2020 年出版。學(xué)生除完成教學(xué)內(nèi)容規(guī)定的實(shí)驗(yàn)外，
環(huán)評(píng)公示相關(guān)推薦
鄂ICP備17016276號(hào)-1