eda實(shí)訓(xùn)報(bào)告-wenkub
2022-10-18 08:06:23 本頁(yè)面
【正文】 2 實(shí)驗(yàn)內(nèi)容： 利用 Verilog HDL 編寫的分頻器模塊 3 實(shí)驗(yàn)要求 利用 Verilog HDL 編寫的分頻器模塊 ,完成工程建立 ,文件導(dǎo)入 ,系統(tǒng)編譯 ,數(shù)據(jù)仿真 . 熟悉整個(gè)過程 4 完成 分頻器的 Verilog HDL 編寫 利用 Verilog HDL 編寫的分頻器模塊 ,完成工程建立 ,文件導(dǎo)入 ,系統(tǒng)編譯 ,數(shù)據(jù)仿真 . 熟悉整個(gè)過程 ,其中分頻器模塊為現(xiàn)成的 Verilog HDL 程序文件 . //fen pin ,chang sheng shi zhong module clk(clkin,clkout1M,clkout1Ms,clkout1Mc,clk100k,clk80k,clk8k,clk2k)。 Quartus II 設(shè)計(jì)軟件提供完整的多平臺(tái)設(shè)計(jì)環(huán)境，能夠直接滿足特定設(shè)計(jì)需要，為可編程芯片系統(tǒng) (SOPC) 提供全面的設(shè)計(jì)環(huán)境。 熟悉圖形邏輯輸入法 基本掌握電子系統(tǒng)常用模塊 VHDL 或 Verilog 硬件描述語言編程。 本書提供了一系列由淺入深的 EDA 基本實(shí)驗(yàn)項(xiàng)目和擴(kuò)展實(shí)驗(yàn)項(xiàng)目，包括基本數(shù)字邏輯實(shí)驗(yàn)和數(shù)字系統(tǒng)實(shí)驗(yàn)，計(jì)算機(jī)接口類實(shí)驗(yàn)，自動(dòng)控制類實(shí)驗(yàn)以及應(yīng)用類實(shí)驗(yàn)。它是在計(jì)算機(jī)的輔助下完成電子產(chǎn)品設(shè)計(jì)方案的輸入、處理、仿真和下載的一種硬件設(shè)計(jì)技術(shù)。對(duì)于理工科類的大學(xué)生，學(xué)習(xí)和掌握 EDA 技術(shù)，是非常有必要的。學(xué)生除完成教學(xué)內(nèi)容規(guī)定的實(shí)驗(yàn)外，還可自主選做難度較大的實(shí)驗(yàn)。 基本掌握 可編程邏輯器件集成開發(fā)環(huán)境軟件在數(shù)字系統(tǒng)設(shè)計(jì)中的應(yīng)用。 QuartusII 軟件含有 FPGA 和 CPLD 設(shè)計(jì)所有階段的解決方案 EDA 工具設(shè)計(jì)流程 Quartus II 設(shè)計(jì)流程 軟件操作步驟見 《 FPGA 設(shè)計(jì)基礎(chǔ)》，王傳新編著，高等教育出版社， 2020 年出版。 input clkin。 reg clkreg2。 reg [2:0]clkreg7。 end if(clkreg6==124) begin clkreg6=0。 clk8k=~clk8k。 end always(negedge clkreg2) //1Mc begin clkout1Mc=~clkout1Mc。 end if(clkreg5==249) begin clkreg5=0。 2 實(shí)驗(yàn)原理： 擴(kuò)展頻譜通信系統(tǒng)中，偽隨機(jī)碼序列起著非常重要的作用，在 直接序列擴(kuò)頻（ DSSS） 、（ Direct Sequence Spread Spectrum） 通信中： 是直接利用具有高碼率的擴(kuò)頻碼 序列 采用各種調(diào)制方式在發(fā)端與擴(kuò)展信號(hào)的頻譜，而在收端，用相同的擴(kuò)頻碼 序列 去進(jìn)行解碼，把擴(kuò)展寬的擴(kuò)頻信號(hào)還原成原始的信息。 R 級(jí)的移位寄存器的反饋系數(shù)由 M 序列的特征多項(xiàng)式?jīng)Q定，要產(chǎn)生一個(gè)碼長(zhǎng)為 31 的 M 序列，碼序列產(chǎn)生的移位寄存器數(shù)為 5。如例 2 中有 8 個(gè)“ 1”， 7 個(gè)“ 0”。如例 2中有一個(gè)“ 1111” ,無“ 0000”。如例 2 中有一個(gè)“ 11”，一個(gè)“ 00”。例 2 中無法驗(yàn)證。 4 實(shí)驗(yàn)要求： 要求完成整個(gè)仿真 ,并根據(jù)結(jié)果說明 m序列的長(zhǎng)度 ,不同長(zhǎng)度游程的個(gè)數(shù) ,最終判斷是否符合設(shè)計(jì)要求 。 input[1:0] sel。 reg sy。191。230。205。253。168。 reg[14:0] LFSR,LFSR1。 parameter i5=30。 ///************************* /// ????sy ??? ///************************* always (posedge clk ) begin sy1=1。 q4=q3。b1。b1。b000000000000000。b0。 sy1=139。 end else i=i+1。 sy1=139。 end else i=i+1。 sy1=139。 end else i=i+1。 sy1=139。 end else i=i+1。 end else if (sel==239。 end else if (sel==239。 end else if (sel==239。
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