eda實(shí)訓(xùn)報(bào)告-文庫吧
2025-09-03 08:06 本頁面
【正文】 II 設(shè)計(jì) 實(shí)訓(xùn)題 基于 Verilog HDL 的分頻器的生成與仿真分析 . 1 實(shí)驗(yàn)?zāi)康?：了解 Quartus II 的 VHDL 或 Verilog HDL 語言描述輸入法 （ 1）了解 VHDL 或 Verilog HDL 語言描述輸入法 （ 2）了解 VHDL 或 Verilog HDL 語言 2 實(shí)驗(yàn)內(nèi)容： 利用 Verilog HDL 編寫的分頻器模塊 3 實(shí)驗(yàn)要求 利用 Verilog HDL 編寫的分頻器模塊 ,完成工程建立 ,文件導(dǎo)入 ,系統(tǒng)編譯 ,數(shù)據(jù)仿真 . 熟悉整個(gè)過程 4 完成 分頻器的 Verilog HDL 編寫 利用 Verilog HDL 編寫的分頻器模塊 ,完成工程建立 ,文件導(dǎo)入 ,系統(tǒng)編譯 ,數(shù)據(jù)仿真 . 熟悉整個(gè)過程 ,其中分頻器模塊為現(xiàn)成的 Verilog HDL 程序文件 . //fen pin ,chang sheng shi zhong module clk(clkin,clkout1M,clkout1Ms,clkout1Mc,clk100k,clk80k,clk8k,clk2k)。 input clkin。 output clkout1M,clkout1Ms,clkout1Mc,clk100k,clk80k,clk8k,clk2k。 reg clkout1M,clkout1Ms,clkout1Mc,clk100k,clk80k,clk8k,clk2k。 reg [2:0]clkreg1。 reg clkreg2。 reg [2:0]clkreg3。 reg [7:0]clkreg5。 reg [7:0]clkreg6。 reg [2:0]clkreg7。 always@(posedge clkin) begin if(clkreg1==4) begin clkreg1=0。 clkreg2=~clkreg2。 end else begin clkreg1=clkreg1+1。 end if(clkreg6==124) begin clkreg6=0。 clk80k=~clk80k。 end else begin clkreg6=clkreg6+1。 end end always@(posedge clk80k) begin if(clkreg7==4) begin clkreg7=0。 clk8k=~clk8k。 end else begin clkreg7=clkreg7+1。 end end always@(posedge clkreg2) //1M,1Ms begin clkout1M=~clkout1M。 clkout1Ms=~clkout1Ms。 end always@(negedge clkreg2) //1Mc begin clkout1Mc=~clkout1Mc。 end always@(posedge clkout1M) begin if(clkreg3==4) begin clkreg3=0。 clk100k=~clk100k。 end else begin clkreg3=clkreg3+1。 end if(clkreg5==249) begin clkreg5=0。 clk2k=~clk2k。 end else begin clkreg5=clkreg5+1。 end end endmodule 5 生成圖形文件 輸入 :CLKIN—20MHz 時(shí)鐘 輸出 : 輸出 輸出（ s） 輸出 (c) – 100k 輸出 – 80k 輸出 – 8k 輸出 – 2k 輸出 6 設(shè)計(jì)步驟： 建立一個(gè)新的工程文件 c lk in c lk out 1Mc lk out 1M sc lk out 1M cc lk 100kc lk 80kc lk 8kc lk 2kc lkins t 文件 文件的圖形符號(hào) 文件的圖形符號(hào) /輸出端口 (同工程名 ) 10. 設(shè)置 20M_IN 的時(shí)鐘 仿真結(jié)果 利用 m序列產(chǎn)生程序 完成整個(gè)工程和仿真 . 1 實(shí)驗(yàn)?zāi)康模毫私馐裁词?M 序列， M 序列的用途。 2 實(shí)驗(yàn)
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