eda實訓(xùn)報告-文庫吧在線文庫
【正文】 還可自主選做難度較大的實驗。它是在計算機的輔助下完成電子產(chǎn)品設(shè)計方案的輸入、處理、仿真和下載的一種硬件設(shè)計技術(shù)。 熟悉圖形邏輯輸入法 基本掌握電子系統(tǒng)常用模塊 VHDL 或 Verilog 硬件描述語言編程。 4 完成 1 位 半 加器的 EDA 設(shè)計 原理圖 1 位全加器的 EDA 設(shè)計 5 仿真結(jié)果 基于 Verilog HDL 的數(shù)字邏輯電路 Quartus II 設(shè)計 實訓(xùn)題 基于 Verilog HDL 的分頻器的生成與仿真分析 . 1 實驗?zāi)康?：了解 Quartus II 的 VHDL 或 Verilog HDL 語言描述輸入法 （ 1）了解 VHDL 或 Verilog HDL 語言描述輸入法 （ 2）了解 VHDL 或 Verilog HDL 語言 2 實驗內(nèi)容： 利用 Verilog HDL 編寫的分頻器模塊 3 實驗要求 利用 Verilog HDL 編寫的分頻器模塊 ,完成工程建立 ,文件導(dǎo)入 ,系統(tǒng)編譯 ,數(shù)據(jù)仿真 . 熟悉整個過程 4 完成 分頻器的 Verilog HDL 編寫 利用 Verilog HDL 編寫的分頻器模塊 ,完成工程建立 ,文件導(dǎo)入 ,系統(tǒng)編譯 ,數(shù)據(jù)仿真 . 熟悉整個過程 ,其中分頻器模塊為現(xiàn)成的 Verilog HDL 程序文件 . //fen pin ,chang sheng shi zhong module clk(clkin,clkout1M,clkout1Ms,clkout1Mc,clk100k,clk80k,clk8k,clk2k)。 reg [7:0]clkreg6。 end end always(posedge clk80k) begin if(clkreg7==4) begin clkreg7=0。 end else begin clkreg3=clkreg3+1。 M 序列的產(chǎn)生方法比較簡單有兩種方法，一種是簡單型碼序列發(fā)生器（ SSRG Simple Shift Register Generator）另一類是模塊型碼序列發(fā)生器（ MSRG Modular Shift Register Generator）。 (4) 在 m 序列中定義連續(xù)相同的一組符號為一個游程，把該相同符號的個數(shù)稱為游程長度，則對任一 m 序列有： a) “ 1”的長度為 n 的游程只有 1 個 ,“ 0”的長度為 n 的游程為 0個。 e) “ 1”的長度為 (n4),“ 0”的長度為 (n4)的游程各為 4 個。 input reset。178。186。182。 reg[14:0] i。 q3=reset。 sy1=139。 10 sy1=139。b0。b0。b0。b0。 x=~LFSR[0]。 x=~LFSR[9]。 LFSR1[4:1] = LFSR1[3:0]。 LFSR1[10:1] = LFSR1[9:0]。 (2)校時功能：可以分別對時、分、秒進行單獨校時，使其調(diào)整到標(biāo)準(zhǔn)時間。 y=~LFSR1[7]。 LFSR1[7:1] = LFSR1[6:0]。 end end //******************** // y????? //******************** always (posedge clk ) begin if (!reset) begin LFSR1=1539。 x=~LFSR[1]。b000000000000000。b000000000000000。b000000000000000。b000000000000000。b000000000000000。 end else if (q1!=q2) begin i=1539。 sy1=139。 parameter i15=32766。 reg sy1。202。180。 reg x,y。 3 實驗內(nèi)容： 利用 m 序列產(chǎn)生程序 完成整個工程和仿真 。 c) “ 1”的長度為 (n2),“ 0”的長度為 (n2)的游程各為 1 個。 (2) 在 m 序列中，“ 1”的個數(shù)比“ 0”的個數(shù)多 1，即為 )1(21 ?N ，“ 0”的個數(shù)為 )1(21 ?N 。 end end endmodule 5 生成圖形文件 輸入 :CLKIN—20MHz 時鐘 輸出 : 輸出 輸出（ s） 輸出 (c) – 100k 輸出
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