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eda實訓(xùn)報告-免費閱讀

2024-11-08 08:06 上一頁面

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【正文】 完成實驗報告 4 8 位并行加法器原理圖 5 生成圖形 6 仿真結(jié)果 實驗二 :數(shù)字系統(tǒng)各模塊設(shè)計方法和數(shù)字系統(tǒng)設(shè)計題目介紹 實驗?zāi)康模? 1. 學(xué)習(xí) QuartusII軟件的基本操作; 2. 學(xué)習(xí)使用原理圖、文本文件進行設(shè)計輸入; 3. 初步掌握器件設(shè)計、編譯、仿真和編程的過程; 4. 學(xué)習(xí)掌握教學(xué)實驗板的使用方法; 實驗內(nèi)容: 數(shù)字鐘設(shè)計 一、 題目要求 : (1)數(shù)字鐘功能 :數(shù)字鐘的時間為 24 小時一個周期 。 end else if (sel==239。 end else if (sel==239。b10) begin LFSR[0] = ~LFSR[1] ^ LFSR[10]。b00) begin LFSR[0] = ~LFSR[1] ^ LFSR[4]。b1。b1。b1。b1。 sy1=139。 end else if (q3!=q4) begin i=1539。 q1=sel。 reg[1:0] q1,q2。181。198。 // 196。 5 編寫 m 序列 的 Verilog HDL 程序 module m (reset,clk,sel,x,y,sy)。 d) “ 1”的長度為 (n3),“ 0”的長度為 (n3)的游程各為 2 個。 (3) 用寬度為 n 的窗口沿 m 序列滑動 N 次,每次移 1位,除全“ 0”外,其它每種 n位狀態(tài)剛好出現(xiàn)一次。 因此偽隨機碼序列發(fā)生器是擴展頻譜通信系統(tǒng)中的核心單元。 end always(posedge clkout1M) begin if(clkreg3==4) begin clkreg3=0。 clk80k=~clk80k。 reg [2:0]clkreg3。 基于原理圖輸入的數(shù)字邏輯電路 Quartus II 設(shè)計 實訓(xùn)題 基于原理圖輸入 Quartus II 設(shè)計 ( 1)用 圖形法 設(shè)計 與非門設(shè)計同步 RS 觸發(fā)器 1 實驗?zāi)康模?掌握 Quartus II 的圖形輸入法和仿真過程 ( 1) 掌握圖形輸入法 ( 2) 熟悉 仿真方法 2 實驗內(nèi)容: 用 圖形法 設(shè)計 與非門設(shè)計同步 RS 觸發(fā)器 3 實驗要求 掌握圖形邏輯輸入法;熟悉仿真方法 ;理解功能仿真的方法。 通過這些實驗及 EDA 工具軟件 QuartusⅡ和 ModelSim 的使用,學(xué)生可在較短時間內(nèi)掌握 EDA 技術(shù)的原理和方法,熟悉 EDA 設(shè)計的全過程,包括器件的選擇、邏輯設(shè)計、輸入、編譯、仿真以及器件的編程下載、在線校驗等環(huán)節(jié);同時有助于學(xué)生拓寬知識面 ,進一步深化對數(shù)字邏輯、計算機接口和通信以及可編程邏輯器件等知識的理解,綜合運用所學(xué)知識,熟練應(yīng)用 EDA 技術(shù)進行 PLD 的設(shè)計與開發(fā),并能基于 PLD 自行設(shè)計、開發(fā)出復(fù)雜數(shù)字系統(tǒng)。北京聯(lián)合大學(xué) 實驗報告 課程名稱: EDA 實訓(xùn) 學(xué) 院: 信息學(xué)院 專 業(yè): 電子信息科學(xué)與技術(shù) 班 級: xxxxxxxxxxxxxxxx 學(xué) 號: xxxxxxxxxxxxxxxxxxx 姓 名: xxxxxxxxxxxxxxx 成 績: 2020 年 1 月 4 日 引言 電子設(shè)計自動化( EDA, Electronic Design Automation)技術(shù)是微電子技術(shù)中的核心技術(shù)之一,是現(xiàn)代集成系統(tǒng)設(shè)計的重要方法。 實驗一 熟悉 EDA 工具 Quartus II 實驗?zāi)康模?掌握 Quartus II 的使用方法 ( 1) 基于原理圖輸入的數(shù)字邏輯電路 Quartus II 設(shè)計 ( 2)基于 Verilog HDL 的數(shù)字邏輯電路 Quartus II 設(shè)計 ( 3)基于 LPM 可定制宏功能的數(shù)字邏輯電路 Quartus II 設(shè)計 實驗內(nèi)容: ( 1)利用與非門設(shè)計同步 RS 觸發(fā)器 ( 2) 1 位全加器的 EDA 設(shè)計 ( 3)基于 Verilog HDL 的仿真實例――分頻器設(shè)計 ( 4)利用 m 序列產(chǎn)生程序 完成整個工程和仿真 . ( 5)應(yīng)用 Quartus II 宏功能模塊元件 74283 設(shè)計 8 位并行加法器
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