eda實(shí)訓(xùn)報(bào)告-免費(fèi)閱讀
【正文】 完成實(shí)驗(yàn)報(bào)告 4 8 位并行加法器原理圖 5 生成圖形 6 仿真結(jié)果 實(shí)驗(yàn)二 ：數(shù)字系統(tǒng)各模塊設(shè)計(jì)方法和數(shù)字系統(tǒng)設(shè)計(jì)題目介紹 實(shí)驗(yàn)?zāi)康模? 1． 學(xué)習(xí) QuartusII軟件的基本操作； 2． 學(xué)習(xí)使用原理圖、文本文件進(jìn)行設(shè)計(jì)輸入； 3． 初步掌握器件設(shè)計(jì)、編譯、仿真和編程的過程； 4． 學(xué)習(xí)掌握教學(xué)實(shí)驗(yàn)板的使用方法； 實(shí)驗(yàn)內(nèi)容： 數(shù)字鐘設(shè)計(jì) 一、 題目要求 : (1)數(shù)字鐘功能 :數(shù)字鐘的時(shí)間為 24 小時(shí)一個(gè)周期 。 end else if (sel==239。 end else if (sel==239。b10) begin LFSR[0] = ~LFSR[1] ^ LFSR[10]。b00) begin LFSR[0] = ~LFSR[1] ^ LFSR[4]。b1。b1。b1。b1。 sy1=139。 end else if (q3!=q4) begin i=1539。 q1=sel。 reg[1:0] q1,q2。181。198。 // 196。 5 編寫 m 序列 的 Verilog HDL 程序 module m (reset,clk,sel,x,y,sy)。 d) “ 1”的長度為 (n3),“ 0”的長度為 (n3)的游程各為 2 個(gè)。 (3) 用寬度為 n 的窗口沿 m 序列滑動(dòng) N 次，每次移 1位，除全“ 0”外，其它每種 n位狀態(tài)剛好出現(xiàn)一次。 因此偽隨機(jī)碼序列發(fā)生器是擴(kuò)展頻譜通信系統(tǒng)中的核心單元。 end always(posedge clkout1M) begin if(clkreg3==4) begin clkreg3=0。 clk80k=~clk80k。 reg [2:0]clkreg3。 基于原理圖輸入的數(shù)字邏輯電路 Quartus II 設(shè)計(jì) 實(shí)訓(xùn)題 基于原理圖輸入 Quartus II 設(shè)計(jì) （ 1）用 圖形法 設(shè)計(jì) 與非門設(shè)計(jì)同步 RS 觸發(fā)器 1 實(shí)驗(yàn)?zāi)康模?掌握 Quartus II 的圖形輸入法和仿真過程 （ 1） 掌握圖形輸入法 （ 2） 熟悉 仿真方法 2 實(shí)驗(yàn)內(nèi)容： 用 圖形法 設(shè)計(jì) 與非門設(shè)計(jì)同步 RS 觸發(fā)器 3 實(shí)驗(yàn)要求 掌握圖形邏輯輸入法；熟悉仿真方法 ；理解功能仿真的方法。 通過這些實(shí)驗(yàn)及 EDA 工具軟件 QuartusⅡ和 ModelSim 的使用，學(xué)生可在較短時(shí)間內(nèi)掌握 EDA 技術(shù)的原理和方法，熟悉 EDA 設(shè)計(jì)的全過程，包括器件的選擇、邏輯設(shè)計(jì)、輸入、編譯、仿真以及器件的編程下載、在線校驗(yàn)等環(huán)節(jié)；同時(shí)有助于學(xué)生拓寬知識(shí)面 ，進(jìn)一步深化對數(shù)字邏輯、計(jì)算機(jī)接口和通信以及可編程邏輯器件等知識(shí)的理解，綜合運(yùn)用所學(xué)知識(shí)，熟練應(yīng)用 EDA 技術(shù)進(jìn)行 PLD 的設(shè)計(jì)與開發(fā)，并能基于 PLD 自行設(shè)計(jì)、開發(fā)出復(fù)雜數(shù)字系統(tǒng)。北京聯(lián)合大學(xué) 實(shí)驗(yàn)報(bào)告 課程名稱： EDA 實(shí)訓(xùn) 學(xué) 院： 信息學(xué)院 專 業(yè)： 電子信息科學(xué)與技術(shù) 班 級(jí)： xxxxxxxxxxxxxxxx 學(xué) 號(hào)： xxxxxxxxxxxxxxxxxxx 姓 名： xxxxxxxxxxxxxxx 成 績： 2020 年 1 月 4 日 引言 電子設(shè)計(jì)自動(dòng)化（ EDA， Electronic Design Automation）技術(shù)是微電子技術(shù)中的核心技術(shù)之一，是現(xiàn)代集成系統(tǒng)設(shè)計(jì)的重要方法。 實(shí)驗(yàn)一 熟悉 EDA 工具 Quartus II 實(shí)驗(yàn)?zāi)康模?掌握 Quartus II 的使用方法 （ 1） 基于原理圖輸入的數(shù)字邏輯電路 Quartus II 設(shè)計(jì) （ 2）基于 Verilog HDL 的數(shù)字邏輯電路 Quartus II 設(shè)計(jì) （ 3）基于 LPM 可定制宏功能的數(shù)字邏輯電路 Quartus II 設(shè)計(jì) 實(shí)驗(yàn)內(nèi)容： （ 1）利用與非門設(shè)計(jì)同步 RS 觸發(fā)器 （ 2） 1 位全加器的 EDA 設(shè)計(jì) （ 3）基于 Verilog HDL 的仿真實(shí)例――分頻器設(shè)計(jì) （ 4）利用 m 序列產(chǎn)生程序 完成整個(gè)工程和仿真 . （ 5）應(yīng)用 Quartus II 宏功能模塊元件 74283 設(shè)計(jì) 8 位并行加法器
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