高速pcb設(shè)計指南之二(參考版)
2025-07-17 10:20本頁面
【正文】 好的屏蔽電纜應(yīng)配備合適的連接頭。 通常，除同軸電纜外 ，電纜的屏蔽不應(yīng)用作為信號回路。 如果時鐘速率在 10kHz 到 1MHz 之間，并且邏輯電路的上升時間盡可能保持低，將可以得到 80％以上的光覆蓋或小于 10Nh/m 的轉(zhuǎn)移阻抗。對于位于產(chǎn)品外部的電纜來說，如果傳送 10kHz 以上時鐘速率的數(shù)據(jù)信號，則一定要用到屏蔽（產(chǎn)品要求），屏蔽部分應(yīng)在電纜的兩端連接到地（金屬外殼產(chǎn)品），這樣能確保對電場和磁場都進行屏蔽。所有的接頭要盡可能靠近放置，以防止外部電流流過 PCB上的線路或參考地。 為避免這種共模影響，必須使靠近接頭的參考地和 PCB上電路的接地層、接地網(wǎng)格或電路參考地隔開，如果可能，這些接地片應(yīng)接到產(chǎn)品的金屬外殼上。 注意：在這種情況下，如采用普通 DIL 封裝，則會超過環(huán)路面積的限制，一定要有另外的屏蔽措施和適當(dāng)?shù)臑V波。 如果所用的時鐘速率超過 30MHz，就必須要采用多層電路板，在這種情況下，環(huán)氧樹脂的厚度與層數(shù)有關(guān)，在 60 至 300μm 之間。 從這一等式可計算出某 種邏輯系列電路在某一時鐘速率下最大環(huán)路面積，表 5 給出了相應(yīng)的環(huán)路面積。電流波形由電壓波形決定，電流半寬時間約等于電壓的上升時間。用角頻率表示，環(huán)路的輻射阻抗仍隨頻率平方成正比。 圖 3：正確的去耦電路塊。由于對產(chǎn)品的 EM 輻射有強制性要求，因此環(huán)路區(qū)域的面積和線路長度都受到限制，如果采用非屏蔽外殼，這種限制將直接由 PCB來實現(xiàn)。但是，使用快速邏輯電路時，應(yīng)采用多層電路板。長度（最好無引腳）并縮短 IC 封裝的引腳，例如可以用 IC 去耦電容，或最好采用將（電源）管腳在中間的 IC 與很小的 3E 間距（ DIL）無引腳陶瓷電容相結(jié)合等方法來達(dá)到這一目的，也可以用帶電源層和接地層的多層電路板。與電源管腳串聯(lián)的 50mm 印制線路相當(dāng)于一個 50hH 電感，與輸出端的負(fù)載（典型值為 50pF）一起決定了最小上升時間為 。 因此，對每個 IC 采用適當(dāng)?shù)娜ヱ罘椒ǎ?Lchoke+ 一條傳輸線。 例如： 1MHz*1μHz Z1= Rs= Q2 Rp= 大于諧 振頻率時， 傳輸線 的特征阻抗 Z0（此時將 IC 的阻抗看作電源負(fù)載）等于： Z0 =（ Ltrace/Cdecoupling）的平方根 去耦電容的串聯(lián)電感和連接線路的電感對射頻電源電流分配沒有多大影響，比如采用了一個 1μH扼流線圈的情況。 通過將高射頻損耗扼流線圈串聯(lián)在 Vcc 網(wǎng)絡(luò)和要去耦的 IC中，可使諧振頻率保持在 1MHz以下，如果射頻損耗太低可通過并聯(lián)或串聯(lián)電阻來補償（圖 2）。 如果每個 IC 都有去耦電容，信號回路電流可選擇最方便的路徑， VEE 或者 VCC，這可以由傳送信號的線路和電源線路間的互耦來決定。這時則需要在盡可能靠近IC 管腳的地方加入另外一個小陶瓷電容（ 100100Pf） ,與 LF去耦電容并聯(lián)。dV/dt 表 2 給出了幾種邏輯系列門電路在最壞情況下信號線噪聲的容限，同時還給出每個輸出級應(yīng)加的去耦電容 。在大于諧振頻率時，電容表現(xiàn)得象個電感，這就意味著 di/dt 受到了限制。如果傳輸線導(dǎo)體間耦合不夠，可采用鐵氧體磁環(huán)。 因此，相鄰線路應(yīng)盡可能細(xì)，而上下排列的則相反（通常距離小于 樹脂的厚度）。通過采用鐵氧體磁環(huán)可完全控制信號線和信號回路線上的電流。 對兩個（子）電路塊間的每一塊信號路徑，無論是模擬的還是數(shù)字的，都可以用三種傳輸線來表示，如圖 1 所示，其中阻抗可從表 1 得到。 邏輯電路噪聲容限 （二）、信號線路及其信號回路 傳送信號的線路要與其信號回路盡可能 靠近，以防止這些線路包圍的環(huán)路區(qū)域產(chǎn)生輻射，并降低環(huán)路感應(yīng)電壓的磁化系數(shù)。 圖 1：顯示三種特定傳輸線的（數(shù)字） IC 之間典型互聯(lián)圖 圖 2： IC 去耦電路。對 MOS 而言 IOL=IOH,而對 TTL 而言 IOL＞ IOH. 功能 /邏輯類型 ZO(Ω) 電源（典型值） ＜＜ 10 ECL 邏輯 50 TTL 邏輯 100 HC(T)邏輯 200 表 1：幾種信號路徑的傳輸線阻抗 ZO。根據(jù)輸出信號的轉(zhuǎn)換情況， SVCC、 SVEE 及 VEEVCC 之間的傳輸線需要表示出來，如圖 1 所示。電磁屏蔽的成本 當(dāng)采用非屏蔽外殼產(chǎn)品結(jié)構(gòu)時，尤其要注意產(chǎn)品的整體成本 /元器件封裝 /管腳樣式、 PCB形式、電磁場屏蔽、構(gòu)造和組裝），在許多情況下，選好合適的 PCB形式可以不必在塑膠外殼里加入金屬屏蔽盒。設(shè)計成本 組裝與生產(chǎn)的能力 設(shè)計之前，可根據(jù)下列條件選擇最經(jīng)濟的 PCB形式： 對 EMC 的要求 第四篇 電磁兼容性和 PCB 設(shè)計約束（缺具體數(shù)據(jù)） PCB布線對 PCB的電磁兼容性影響很大，為了使 PCB上的電路正常工作，應(yīng)根據(jù)本文所述的約束 條件來優(yōu)化布線以及元器件 /接頭和某些 IC 所用去耦電路的布局 （一）、 PCB 材料的選擇 通過合理選擇 PCB的材料和印刷線路的布線路徑，可以做出對其它線路耦合低的傳輸線。 ●對于噪聲能力弱、關(guān)斷時電流變化大的器件和 ROM、 RAM 等存儲型器件，應(yīng)在芯片的電源線（ Vcc）和地線（ GND）間直接接入去耦電容。 ●為每個集成電路芯片配置一個 的陶瓷電容器。例如在數(shù)字電路中，當(dāng)電路從一個狀態(tài)轉(zhuǎn)換為另一種狀態(tài)時，就會在電源線上產(chǎn)生一個很大的尖峰電流，形成瞬變的噪聲電壓。 （ 6） IC 器件盡量直接焊在電路板上，少用 IC 座。 （ 4）對單片機使用電源監(jiān)控及看門狗電路，如： IMP809， IMP706， IMP813， X25043， X25045 等，可大幅度提高整個電路的抗干擾性能。 （ 3）對于單片機閑置的 I/O 口，不要懸空，要接地或接電源。 （ 2）布線時，電源線和地線 要盡量粗。 第二篇 抗干擾 3（部分） 3 提高敏感器件的抗干擾性能 提高敏感器件的抗干擾性能是指從敏感器件這邊考慮盡量減少對干擾噪聲 的拾取，以及從不正常狀態(tài)盡快恢復(fù)的方法。雖然密間距的芯片規(guī)模 (ｃｈｉｐ ｓｃａｌｅ )與芯 片大小的元件被看作是新出現(xiàn)的技術(shù)，但是主要的元件供應(yīng)商和幾家主要的電子產(chǎn)品制造商已經(jīng)采用了一兩種ＣＳＰ的變化類型。許多公司也正在期待改進的功能以及更高的性能。用戶化的或?qū)Ｓ玫模桑每梢跃徑猓校茫碌臇鸥裣拗?，但是較高的Ｉ／Ｏ數(shù)與較密的引腳間距一般都會迫使設(shè)計者使用更多的電路層，因此增加ＰＣＢ制造的復(fù)雜性與成本。ＢＧＡ元件的使用已經(jīng)提供較高的裝配工藝合格率和更多的布局靈活性，提供較緊密的元件間隔與較短的元件之間的電路。 結(jié)論 密間距 (ｆｉｎｅ－ｐｉｔｃｈ )、ＢＧＡ和ＣＳＰ的裝配工藝可以調(diào)整到滿足可接受的效率水平，但是彎曲的引腳和錫膏印刷的不持續(xù)性經(jīng)常給裝配工藝合格率帶來麻煩。這允許在焊盤所有邊上０．０７ｍｍ(０．００３ ″)的間隙。很少公司提供薄到可以滿足密間距標(biāo)準(zhǔn)的干薄膜，但是有
公司管理相關(guān)推薦
鄂ICP備17016276號-1