高速pcb設(shè)計(jì)指南之三(參考版)
2025-07-03 16:45本頁(yè)面
【正文】 因此，EDA公司也正加入到“輕輕松松設(shè)計(jì)”的競(jìng)技場(chǎng)之中，人們?yōu)榱嗽谠O(shè)計(jì)初期解決SI問(wèn)題已經(jīng)做了大量工作，將來(lái)，不必SI專家就能借助自動(dòng)化工具解決SI問(wèn)題。 1未來(lái)技術(shù)的趨勢(shì) 設(shè)想系統(tǒng)中所有輸出都可以調(diào)整以匹配布線阻抗或者接收電路的負(fù)載，這樣的系統(tǒng)測(cè)試方便，SI問(wèn)題可以通過(guò)編程解決，或者按照IC特定的工藝分布來(lái)調(diào)整電路板使SI達(dá)到要求，這樣就能使設(shè)計(jì)容差更大或者使硬件配置的范圍更寬。本質(zhì)上，SI模型數(shù)據(jù)唯一的可靠來(lái)源是IC供應(yīng)商，他們必須與設(shè)計(jì)工程師保持默契的配合。 模型的選擇 關(guān)于模型選擇的文章很多，進(jìn)行靜態(tài)時(shí)序驗(yàn)證的工程師們可能已經(jīng)注意到，盡管從器件數(shù)據(jù)表可以獲得所有的數(shù)據(jù)，要建立一個(gè)模型仍然很困難。后制造階段 采取上述措施可以確保電路板的SI設(shè)計(jì)品質(zhì)，在電路板裝配完成之后，仍然有必要將電路板放在測(cè)試平臺(tái)上，利用示波器或者TDR(時(shí)域反射計(jì))測(cè)量，將真實(shí)電路板和仿真預(yù)期結(jié)果進(jìn)行比較。這使得器件模型和電路板制造參數(shù)的精確性成為決定仿真結(jié)果的關(guān)鍵因素。 現(xiàn)在，采用SI仿真引擎，完全可以仿真高速數(shù)字PCB(甚至是多板系統(tǒng))，自動(dòng)屏蔽SI問(wèn)題并生成精確的“引腳到引腳”延遲參數(shù)。即使設(shè)計(jì)是在指南的引導(dǎo)下進(jìn)行，除非你能夠持續(xù)自動(dòng)檢查設(shè)計(jì)，否則，根本無(wú)法保證設(shè)計(jì)完全遵守準(zhǔn)則，因而難免出現(xiàn)問(wèn)題。對(duì)于可編程器件和ASIC來(lái)說(shuō)，此時(shí)還可以調(diào)整輸出驅(qū)動(dòng)的選擇，以便改進(jìn)SI設(shè)計(jì)或避免采用離散端接器件。 在其他應(yīng)用中，這個(gè)過(guò)程可以用來(lái)確定與系統(tǒng)時(shí)序指標(biāo)不兼容的引腳或者器件的布局?？梢圆捎貌煌浖ぞ邎?zhí)行這種類型的“清掃”準(zhǔn)備工作，布線程序能夠自動(dòng)處理這類布線約束條件。 預(yù)布線階段 預(yù)布線SI規(guī)劃的基本過(guò)程是首先定義輸入?yún)?shù)范圍(驅(qū)動(dòng)幅度、阻抗、跟蹤速度)和可能的拓?fù)浞秶?最小/最大長(zhǎng)度、短線長(zhǎng)度等)，然后運(yùn)行每一個(gè)可能的仿真組合，分析時(shí)序和SI仿真結(jié)果，最后找到可以接受的數(shù)值范圍。為了有效的覆蓋SI仿真，你將需要一個(gè)SI仿真程序和相應(yīng)的仿真模型(可能是IBIS模型)。設(shè)計(jì)初期，要滿足FPGA(或ASIC)設(shè)計(jì)時(shí)間的要求并確定恰當(dāng)?shù)妮敵鲞x擇，如果可能的話，還要包括引腳選擇。 在新型FPGA可編程技術(shù)或者用戶定義ASIC中，可以找到驅(qū)動(dòng)技術(shù)的優(yōu)越性。50MHz時(shí)鐘采用500ps上升時(shí)間是沒(méi)有理由的。 技術(shù)選擇 不同的驅(qū)動(dòng)技術(shù)適于不同的任務(wù)。因?yàn)闀r(shí)序要求嚴(yán)格，這種節(jié)點(diǎn)通常必須采用端接器件才能達(dá)到最佳SI質(zhì)量。同時(shí)，如果設(shè)計(jì)中包含阻抗重要的節(jié)點(diǎn)(或者是時(shí)鐘或者專用高速內(nèi)存架構(gòu))，你就必須將布線放置在一層(或若干層)上以得到想要的阻抗。相鄰平行信號(hào)線的耦合分析可能決定信號(hào)線之間或者各類信號(hào)線之間的“安全”或預(yù)期間距(或者平行布線長(zhǎng)度)。你還可能遇到這樣的情況，即在未定義信號(hào)的返回通路之前很難仿真或者模擬電路板的性能。如果只能有一對(duì)接地層/電源層，你就只有將就了。 在信號(hào)完整的理想情況下，所有高速節(jié)點(diǎn)應(yīng)該布線在阻抗控制內(nèi)層(例如帶狀線)，但是實(shí)際上，工程師必須經(jīng)常使用外層進(jìn)行所有或者部分高速節(jié)點(diǎn)的布線。你可能很想與制造商緊密合作來(lái)定義層疊的數(shù)目。 根據(jù)上述數(shù)據(jù)，你就可以選擇層疊了。與制造和成本分析工程師交流可以確定電路板的層疊誤差，這時(shí)還是發(fā)現(xiàn)電路板制造公差的良機(jī)。 在實(shí)際布線之前，首先要解決下列問(wèn)題，在多數(shù)情況下，這些問(wèn)題會(huì)影響你正在設(shè)計(jì)(或者正在考慮設(shè)計(jì))的電路板，如果電路板的數(shù)量很大，這項(xiàng)工作就是有價(jià)值的。有些設(shè)計(jì)準(zhǔn)則可以由IC制造商提供，然而，芯片供應(yīng)商提供的準(zhǔn)則(或者你自己設(shè)計(jì)的準(zhǔn)則)存在一定的局限性，按照這樣的準(zhǔn)則可能根本設(shè)計(jì)不了滿足SI要求的電路板。 設(shè)計(jì)前的準(zhǔn)備工作 在設(shè)計(jì)開(kāi)始之前，必須先行思考并確定設(shè)計(jì)策略，這樣才能指導(dǎo)諸如元器件的選擇、工藝選擇和電路板生產(chǎn)成本控制等工作。此時(shí)要充分研究并解決那些不完整的信號(hào)，同時(shí)確保產(chǎn)品的設(shè)計(jì)期限。 關(guān)于布線、拓?fù)浣Y(jié)構(gòu)和端接方式，工程師通?？梢詮腃PU制造商那里獲得大量建議，然而，這些設(shè)計(jì)指南還有必要與制造過(guò)程結(jié)合起來(lái)。此外，布線層少將加劇串?dāng)_，同時(shí)信號(hào)線間距還必須最小以布放更多的印制線。 實(shí)例之二：從成本上考慮，電路板通常限制在四層以內(nèi)(里面兩層分別是電源層和接地層)。電路板實(shí)際工作過(guò)程中，總會(huì)出現(xiàn)一些問(wèn)題，為此，通過(guò)采用可控阻抗端接線，可以避免出現(xiàn)SI問(wèn)題。這樣的電路板可以實(shí)現(xiàn)充分接地并容易構(gòu)成電源回路，也可以根據(jù)需要采用大量離散的端接器件，但是設(shè)計(jì)必須正確，不能處于臨界狀態(tài)。我們用兩個(gè)實(shí)例來(lái)說(shuō)明信號(hào)完整性設(shè)計(jì)是不可避免的。 信號(hào)完整性問(wèn)題主要指信號(hào)的過(guò)沖和阻尼振蕩現(xiàn)象，它們主要是IC驅(qū)動(dòng)幅度和跳變時(shí)間的函數(shù)。SI問(wèn)題的提出 隨著IC輸出開(kāi)關(guān)速度的提高，不管信號(hào)周期如何，幾乎所有設(shè)計(jì)都遇到了信號(hào)完整性問(wèn)題。第四篇 確保信號(hào)完整性的電路板設(shè)計(jì)準(zhǔn)則 信號(hào)完整性(SI)問(wèn)題解決得越早，設(shè)計(jì)的效率就越高，從而可避免在電路板設(shè)計(jì)完成之后才增加端接器件。RE:蛇形走線有什么作用? 東莞 / yuanqui_ 回復(fù)于2001818 14:30:00 在2。 RE:蛇形走線有什么作用? 上海市 / bab0523 回復(fù)于2001710 13:35:00 主板中，蛇形走線基本上是為了等長(zhǎng)， 不光HUBLINK，CPUCLK，PCICLK；IDE，DIMM也要繞線，繞線線距依據(jù)走線線距，可1：2，1：3，1：4—— ＥＤＡＣＨＩＮＡ。 RE:蛇形走線有什么作用? 珠海 / bigcat 回復(fù)于2001620 19:14:00 等線長(zhǎng)的蛇形走線沒(méi)有任何抗干擾的功能，它的作用是將有時(shí)序要求的總線或時(shí)鐘線的延遲控制在所要求的范圍內(nèi)，至于要求如果不會(huì)算也可從DATASHEET上得到，一般有時(shí)序要求的都會(huì)給出線長(zhǎng)匹配的數(shù)據(jù)；在走線時(shí)一般遵循3W法則（繞線的間距要兩倍于線寬），這樣可消除線間78%的互感，盡量減少因電感變化而引起的阻抗不連續(xù)。RE:蛇形走線有什么作用? 北京 / BITLEFT 回復(fù)于2001620 9:59:00 蛇行走線應(yīng)該注意什么問(wèn)題？如果，走得不好，對(duì)pcb板的抗干擾能力是不是不能好轉(zhuǎn)，反而會(huì)有惡化作用？ RE:蛇形走線有什么作用? GuangZhou / yxlian 回復(fù)于2001620 11:19:00 簡(jiǎn)單地說(shuō)，PCB上的任何一條走線在通過(guò)高頻信號(hào)的情況下都會(huì)對(duì)該信號(hào)造成時(shí)延時(shí)，蛇形走線的主要作用是補(bǔ)償“同一組相關(guān)”信號(hào)線中延時(shí)較小的部分，這些部分通常是沒(méi)有或比其它信號(hào)少通過(guò)另外的邏輯處理；最典型的就是時(shí)鐘線，通常它
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