【正文】 “中等 ”的焊盤幾何形狀。在采用最小的焊盤形狀之前，使用這應該考慮產品的限制條件，基于表格中所示的條件進行試驗。這些信息的目的是要提供適當的表面貼裝焊盤的尺寸、形狀和公差，以保證適當焊接圓角的足夠區(qū)域，也允許對這些焊接點的檢查、測試和返工。 圖二、帶狀翅形引腳元件的 IEC 標準定義了三種可能的變量以滿足用戶的應用 焊盤特性 最大一級 中等二級 最小三級 腳趾 焊盤突出 腳跟 焊盤突出 側面 焊盤突出 開井余量 圓整因素 最近 最近 最近 表二、平帶 L 形與翅形引腳 (大于 的間距 ) (單位 :mm) 如果這些焊盤的用戶希望對貼裝和焊接設備有一個更穩(wěn)健的工藝條件，那么分析中的個別元 素可以改變到新的所希望的尺寸條件。單向公差是要減小焊盤尺寸，因此得當焊接點形成的較小區(qū)域。這些極限允許判斷焊盤通過／不通過的條件。塑料與陶瓷ＢＧＡ元件具有相對廣泛的接觸間距（１．５０，１．２７和１．００ｍｍ），而相對而言，芯片規(guī)模的ＢＧＡ柵格間距為０．５０，０．６０和０．８０ｍｍ。芯片模塊 “面朝上 ”的結構通常是當供應商正在使用ＣＯＢ（ｃｈｉｐ－ｏｎ－ｂｏａｒｄ）（內插器）技術時才采用的。取決于制造ＢＧＡ所選擇材料的物理特性，可能要使用到倒裝芯片或引線接合 技術。該矩陣元件的總的外形規(guī)格允許很大的靈活性，如引腳間隔、接觸點矩陣布局與構造。雖然排列必須保持對整個封裝外形的對稱，但是各元件制造商允許在某區(qū)域內減少接觸點的位置。下面的例子代表為將來的標準考慮的一些其它變量。 ０．５０ｍｍ的接觸點排列間隔是ＪＥＤＥＣ推薦最小的。將許多多余的電源和接地觸點分布到矩陣的周圍，這樣將提供對排列矩陣的有限滲透。例如，那些使用剛性內插器 (ｉｎｔｅｒｐｏｓｅｒ )結構的、由陶瓷或有機基板制造的不能緊密地配合硅芯片的外形。依順材料的獨特結合使元件能夠忍受極端惡劣的環(huán)境。這種結構在工業(yè)中有最廣泛的認同，因為其建立的基礎結構和無比的可靠性。在最后確定焊盤排列與幾何形狀之前，參考ＩＰＣ－ＳＭ－７８２第１４．０節(jié)或制造商的規(guī)格。對要求間隔小于所推薦值的應用，咨詢印制板供應商。雖然較大間距的ＢＧＡ將接納電路走線的焊盤之間的間隔，較高Ｉ／Ｏ的元件將依靠電鍍旁路孔來將電路走到次表面層。較大的球與焊盤的直徑可能限制較高Ｉ／Ｏ元件的電路布線。 裝配工藝效率所要求的特征 為了采納對密間距表面貼裝元件 (Ｓ ＭＤ )的模板的精確定位，要求一些視覺或攝像機幫助的對中方法。在組合板的每一個裝配單元內也必須提供局部基準點目標，以幫助自動元件貼裝。該點必須沒有阻焊層，以保證攝相機可以快速識別。 至于在錫膏印刷模板夾具上提供的基準點，一些系統(tǒng)檢測模板的定面，而另一些則檢測底面。選擇性地去掉銅箔的減去法 化學腐蝕 繼續(xù)在ＰＣＢ工業(yè)廣泛使用。銅導體用環(huán)氧樹脂或聚合物阻焊層涂蓋，以防止對焊接有關工藝的暴露。例如，ＴＡＢ (ｔａｂｌｅ ａｕｔｏｍａｔｅｄ ｂｏｎｄ )元件可能具有小于０．２５ｍｍ的引腳間距。該工藝是，電鍍的板經過清洗、上助焊劑和浸入熔化的焊錫中，當合金還是液體狀態(tài)的時候，多余的材料被吹離表面，留下合金覆蓋的表面。為了保證平整度，許多公司在銅箔上使用鎳合金，接著一層很薄的金合金涂層，來去掉氧化物。 有關金的合金與焊接工藝的一句話忠告：如果金涂層厚度超過０．８ μｍ（３ μ″），那么金對錫／鉛比率可能引起最終焊接點的脆弱。溫度沖擊可能導致基板結構的脫層、損壞電鍍孔和可能影 響長期可靠性的缺陷。諸如苯并三唑（Ｂｅｎｚｏｔｒｉａｚｏｌｅ）和咪唑（Ｉｍｉｄａｚｏｌｅ）這些有機／氮涂層材料被用來取代上面所描述的合金表面涂層，可從幾個渠道購買到，不同的商標名稱。當ＳＭＤ要焊接到裝配的主面和第二面的時候，會發(fā)生兩次對回流焊接溫度的暴露。其他的可能對不是其能力之內的成本有一個額外的 費用，因為板必須送出去最后加工。設計者與制造工程師必須通過試驗或工藝效率評估仔細地權衡每一個因素。 在所有涂敷和電鍍的選擇中 ，Ｎｉ／Ａｕ是最萬能的 (只要金的厚度低于５ μ″)。對于密間距元件的焊接，一個受控的裝配工藝取決于一個平整均勻的安裝座。雖然許多工藝工程師寧可阻焊層分開板上所有焊盤特征，但是密間距元件的引腳間隔與焊盤尺寸將要求特殊的考慮。表面貼裝ＰＣＢ，特別是那些使用密間距元件的，都要求一種低輪廓感光阻焊層。通常，阻焊的開口應該比焊盤大０．１５ｍｍ（０．００６ ″）。雖然使用小型的密間距元件提供布局的靈活性，但是將很復雜的多層基板報上的元件推得更近，可能犧牲可測試性和修理。 芯片規(guī)模的ＢＧＡ封裝被許多人看作是新一代手持與便攜式電子產品空間限制的可行答案。在較小封裝概念中的這種迅速增長是必須的，它滿足產品開發(fā)商對減小產品尺寸、增加功能并且提高性能的需求。除減小壓降外，更重要的是降低耦 合噪聲。 （ 5）在速度能滿足要求的前提下，盡量降低單片機的晶振和選用低速數字 電路。配置去耦電容可以抑制因負載變化而產生的噪聲，是印制電路板的可靠性設計的一種常規(guī)做法，配置原則如下： ●電源輸入端跨接一個 10～ 100uF 的電解電容器，如果印制電路板的位置允許，采用100uF 以上的電解電容器的抗干擾效果會更好。 ●去耦電容的引線不能過長，特別是高頻旁路電容不能帶引線。印制板的密集程度 PCB的數量 信號電流由電路輸出級的對稱性決定。 圖 3：正確的去耦電路塊 表 2：去耦電容 Cdec..的推薦值。 TTL 邏輯電路由高電平向低電平轉換時，吸收電流會大于電源電流以，在這種情況下 ，通常將傳輸線定義在 Vcc 和 S 之間，而不是 VEE 和 S 之間。布線應使每條信號線和它的信號回路盡可能靠近（信號和電源布線均適用）。電容的值由 IC 管腳間允許的電源電壓波動來決定，根據資深設計人員的實踐經驗，電壓波動應小于信號線最壞狀況下的噪聲容限的 25％，下面公式可計算出每種邏輯系列輸出門電路的最佳去耦電容值： I=c陶瓷電容的諧振頻率（包括到 IC 電源管腳的線路長度）應高于邏輯電路的帶寬 [1/()],其中， τr 是邏輯電路中電壓的上升時間。 扼流線圈應該總是采用封閉的內芯，否則它會成為一個射頻發(fā)射器或磁場鐵感應器。 對于 τr3ns 的高速邏輯電路，與去耦電容串聯的全部電感必須要很低（見表 3）。另外采用電源管腳在中間的 SO 封裝 還可得到進一步的改善。 注意：如果在異步邏輯電路設計中采用串聯端接負載，必須要注意會出現準穩(wěn)性，特別是對稱邏輯輸入電路無法確定輸入信號是高還是低，而且可能會導致非定義輸出情況。因而可計算出最大的環(huán)路面積，它由時鐘速率或重復速率、邏輯信號的上升時間或帶寬以及時域的電流幅度決定。最大環(huán)路面積由時鐘速率、邏輯電路類型（ =輸出電流）和 PCB上同時存在的開關環(huán)路數量 n 決定。 所有連接到其它面板及部件的連接頭必須盡可能相互靠近放置，這樣在電纜中傳導的共模 電流就不會流入 PCB電路中的線路，另外， PCB上參考點間的電壓降也無法激勵（天線）電纜。 （五）、電纜及接頭的正確選擇 電纜的選擇由流過電纜的信號幅度和頻率成分決定。如果時鐘速率超過 1MHz 時，就需要更好的屏蔽電纜。