【正文】 。 END PROCESS。 WHEN OTHERS =NULL。 WHEN 100 =q=d4。 WHEN 010 =q=d2。 ARCHITECTURE behave OF xz IS BEGIN PROCESS (sel) BEGIN CASE sel IS WHEN 000 =q=d0。 q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 ENTITY xz IS PORT (sel: IN STD_LOGIC_VECTOR (2 DOWNTO 0)。 函數(shù)選擇模塊代碼： LIBRARY IEEE。 q=conv_std_logic_vector(d,8)。 end case。 when 63=d=255。 when 61=d=252。 when 59=d=245。 when 57=d=233。 when 55=d=217。 when 53=d=197。 when 51=d=174。 when 49=d=150。 when 47=d=124。 when 45=d=99。 when 43=d=75。 when 41=d=53。 when 39=d=34。 when 37=d=19。 when 35=d=8。 when 33=d=1。 when 31=d=0。 when 29=d=4。 when 27=d=13。 when 25=d=26。 when 23=d=43。 when 21=d=64。 when 19=d=87。 when 17=d=112。 when 15=d=137。 when 13=d=162。 when 11=d=186。 when 09=d=207。 when 07=d=225。 when 05=d=239。 when 03=d=249。when 01=d=254。 end process。 end if。 then if b=63 then b=0。event and clk=39。then b=0。 begin process(clk) begin if reset=39。 architecture behave of zx is signal b:integer range 0 to 63。 q:out std_logic_vector(7 downto 0))。 基于 VHDL語言的移位寄存器的設(shè)計 第 27頁 共 29頁 entity zx is port(clk:in std_logic。 use 。 正弦波函數(shù)發(fā)生器模塊代碼： library ieee。 END PROCESS。 END IF。THEN Q=255。THEN IF a=39。EVENT AND clk=39。 END PROCESS。 END IF。 ELSE t:=0。139。 ELSIF clk39。THEN A=39。 BEGIN IF reset=39。 ARCHITECTURE behave OF fb IS SIGNAL a: BIT。 q:OUT INTEGER RANGE 0 TO 255)。 USE IEEE. 。 end a。 q=tmp。 end if。 else tmp:=tmp+16。139。 else if clk39。039。 architecture a of jtb is begin process(clk,reset) variable tmp:std_logic_vector(7 downto 0)。 q:out std_logic_vector(7 downto 0))。 use 。 階梯波波函數(shù)發(fā)生器模塊代碼： library ieee。 END PROCESS。 END IF。 ELSE tmp:=tmp+1。139。 ELSIF clk39。039。 ARCHITECTURE behave OF dz IS BEGIN PROCESS (clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR (7 DOWNTO 0)。 q:OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。 USE 。 遞增諧波函數(shù)發(fā)生器模塊代碼： LIBRARY IEEE。 基于 VHDL語言的移位寄存器的設(shè)計 第 24頁 共 29頁 END PROCESS。 END IF。 ELSE tmp:=tmp1。139。 ELSIF clk39。039。 ARCHITECTURE behave OF dj IS BEGIN PROCESS (clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR (7 DOWNTO 0)。 q:OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。 USE IEEE. 。 遞減諧波函數(shù)發(fā)生器模塊代碼： LIBRARY IEEE。 END PROCESS。 END IF。 END IF。039。 ELSE IF tmp=00000001THEN tmp:=00000000。 ELSE tmp:=tmp+1。 a:=39。039。139。 ELSIF clk39。039。 VARIABLE a: STD_LOGIC。 END jcb。 ENTITY jcb IS PORT (clk,reset: IN STD_LOGIC。 USE IEEE. 。正是有了 她 的悉心幫助和支持，才使我的 課程設(shè)計 工作順利完成 。陳沅濤老師認(rèn)真 負(fù)責(zé)的工作態(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神和深厚的理論水平都使我獲益非淺。在此，我衷心感謝我的指導(dǎo)老師。 基于 VHDL語言的移位寄存器的設(shè)計 第 20頁 共 29頁 致 謝 本設(shè)計 在 老師的悉心指導(dǎo)和嚴(yán)格要求下已完成，從課題選擇、方案論證到具體設(shè)計和調(diào)試，無不凝聚著 蔡爍 老師的心血和汗水 。 鍛煉了獨立思考和解決問題的能力。 通過這次課設(shè) ,也給我?guī)硪韵乱恍┦斋@： 進一步熟悉 maxplus II 軟件的使用和操作方法，以及硬件實現(xiàn)時的下載方法與運行方法； 對 VHDL 語言的自頂向下設(shè)計方法有了進一步的認(rèn)識；在底層文件具備的條件下，使用原理圖可以使設(shè)置更加簡單。 應(yīng)用 EDA 技術(shù)用 FPGA 完成波形發(fā)生器，通過選擇波形的按鈕，實現(xiàn) 6 種波形的互相轉(zhuǎn)換。 EDA 中，自頂向下的設(shè)計方法，就是在整個設(shè)計流程中各設(shè)計環(huán)節(jié)逐步求精的過程 ,應(yīng)用 VHDL 運行自頂向下的設(shè)計，就是使用 VHDL 模型在所有綜合級別上對硬件進行說明、建模和仿真測試。 基于 VHDL語言的移位寄存器的設(shè)計 第 18頁 共 29頁 圖 整體仿真圖 基于 VHDL語言的移位寄存器的設(shè)計 第 19頁 共 29頁 小結(jié) 經(jīng)過了 兩周 的學(xué)習(xí)和工作，我終于完成 了基于 VHDL 的智能函數(shù)發(fā)生器的設(shè)計及相關(guān)論文 。 圖 方波函數(shù)仿真圖 正弦 波函數(shù)模塊仿真 正弦波函數(shù)的仿真圖，如圖 。 圖 遞增諧波函數(shù)模塊仿真圖 基于 VHDL語言的移位寄存器的設(shè)計 第 17頁 共 29頁 階梯波函數(shù)模塊仿真 階梯波函數(shù)的仿真圖，如圖 。 圖 三角波函數(shù)仿真圖 遞減諧波函數(shù)模塊仿真 遞減諧波函數(shù)模塊的仿真圖，如圖 所示。 END behave。 END CASE。 WHEN 101 =q=d5。 WHEN 011 =q=d3。 WHEN 001 =q=d1。 END xz。 d0,d1,d2,d3,d4,d5: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 USE IEEE. 。 （ 8）函數(shù)選擇模塊的設(shè)計 電路符號：函數(shù)選擇模塊的原理框圖，如圖 所示。 q=conv_std_logic_vector(d,8)。 end case。 when 63=d=255。 when 61=d=252。 when 59=d=245。 when 57=d=233。 when 55=d=217。 when 53=d=197。 when 51=d=174。 when 49=d=150。 when 47=d=124。 when 45=d=99。 when 43=d=75。 when 41=d=53。 when 39=d=34。 when 37=d=19。 when 35=d=8。 when 33=d=1。 when 31=d=0。 when 29=d=4。 when 27=d=13。 when 25=d=26。 when 23=d=43。 when 21=d=64。 when 19=d=87。 when 17=d=112。 when 15=d=137。 when 13=d=162。 when 11=d=186。 when 09=d=207。 when 07=d=225。 when 05=d=239。 when 03=d=249。when 01=d=254。 end process。 end if。 then if b=63 then b=0。event and clk=39。then b=0。 begin process(clk) begin if reset=39。 architecture behave of zx is signal b:integer range 0 to 63。 q:out std_logic_vector(7 downto 0))。 entity zx is port(clk:in std_logic。 use 。 圖 正弦波函數(shù)發(fā)生器原理框圖 其實現(xiàn)代碼如下： library ieee。 END behave。 END IF。 ELSE Q=0。139。139。 Process (clk,a) BEGIN IF clk39。 END IF。 a=NOT a。THEN IF t31 THEN Cnt:=t+1。EVENT AND clk=39。039。039。 BEGIN PROCESS (clk,reset) VARIABLE t: INTEGER range 0 to 31。 END fb。 ENTITY fb IS