【正文】 基于 VHDL 語言的移位寄存器的設(shè)計(jì) 第 2 頁 共 29 頁 2 表 1 理工類論文層次代號(hào)及說明 層次名稱 示 例 說 明 章 第 1 章 □□??□ 章序及章名居中排，章序用阿拉伯?dāng)?shù)字 節(jié) □□??□ 題序頂格書寫，與標(biāo)題間空 1 字，下面闡述內(nèi)容另起一段 條 □□??□ 款 □□???□ □□??□□□□?? 題序頂格書寫，與標(biāo)題間空 1 字，下面闡述內(nèi)容在標(biāo)題后空 1 字接排 項(xiàng) (1)□□?□ □□?□□?□□□□□□?? 。 層次 層次以少為宜，根據(jù)實(shí)際需要選擇。字?jǐn)?shù)一般在 15 字以內(nèi)，不得使用標(biāo)點(diǎn)符號(hào)。） 論文正文 章節(jié)及各章標(biāo)題 論文正文分章、節(jié)撰 寫，每章應(yīng)另起一頁。 正文章、節(jié)題目（理工類要求編寫到第 3 級(jí)標(biāo)題，即□ .□ .□。中、外文摘要應(yīng)各占一頁，編排裝訂時(shí)放置正文前，并且中文在前，外文在后。摘要、目錄等文前部分的頁碼用羅馬數(shù)字單獨(dú)編排，正文以后的頁碼用阿拉伯?dāng)?shù)字 編排 。 頁碼。頁眉的文字用五號(hào)宋體，頁眉文字下面為 2 條橫線（兩條橫線的長度與版芯尺寸相同，線粗 磅 ） 。頁眉應(yīng)居中置于頁面上部。論文正文滿頁為 29 行，每行 33 個(gè)字，字號(hào)為小四號(hào)宋體，每頁版面字?jǐn)?shù)為 957 個(gè)，行間距為固定值 20磅。 論文書寫 本科生畢業(yè)論文用 B5 紙 計(jì)算機(jī)排版、編輯與雙面打印 輸出 。 外語類 論文正文字?jǐn)?shù) 8 000－ 10 000 個(gè)外文單詞。 文管類 論文正文字?jǐn)?shù) 12 000－ 20 000 字。 附錄 如 開題報(bào)告 、文獻(xiàn)綜述、外文譯文及外文文獻(xiàn)復(fù)印件、公式的推導(dǎo)、程序流程圖、圖紙、數(shù)據(jù)表格等有些不宜放在正文中，但有參考價(jià)值的內(nèi)容可編入論文的附錄中。 基于 VHDL語言的移位寄存器的設(shè)計(jì) 第 16頁 共 29頁 16 致謝 對(duì)導(dǎo)師和給予指導(dǎo)或協(xié)助完成論文工作的組織和個(gè)人表示感謝。但對(duì)于工程設(shè)計(jì)類論文，各種標(biāo)準(zhǔn)、規(guī)范和手冊(cè)可作為參考文獻(xiàn)。 在論文正文中必須有參考文獻(xiàn)的編號(hào)，參考文獻(xiàn)的序號(hào)應(yīng)按在正文中出現(xiàn)的順序排列。論文中要注重引用近期發(fā)表的與論文工作直接有關(guān)的學(xué)術(shù)期刊類文獻(xiàn)。 結(jié)論是對(duì)整個(gè)論文主要成果的歸納，要突出設(shè)計(jì)（論文）的創(chuàng)新點(diǎn)，以簡練的文字對(duì)論文的主要工作進(jìn)行評(píng)價(jià)，一般為 400～ 1 000 字。 論文主體各章后應(yīng)有一節(jié)“本章小結(jié)”。 論文主體 論文主體是論文的主要部分，要求結(jié)構(gòu)合理，層次清楚，重點(diǎn)突出，文字簡練、通順。緒論只是文章的開頭，不必寫章號(hào) 。緒論應(yīng)說明選題的背景、目的和意義，國內(nèi)外文獻(xiàn)綜述以及論文所要研究的主要內(nèi)容。 基于 VHDL語言的移位寄存器的設(shè)計(jì) 第 15頁 共 29頁 15 論文正文 論文正文包括緒論、論文主體及結(jié)論等部分。 關(guān)鍵詞 關(guān)鍵詞是供檢索用的主題詞條，應(yīng)采用能覆蓋論文 主要內(nèi)容的通用技術(shù)詞條（參照相應(yīng)的技術(shù)術(shù)語標(biāo)準(zhǔn)），一般列 3～ 5 個(gè)，按詞條的外延層次從大到小排列，應(yīng)在摘要中出現(xiàn)。 摘要應(yīng)扼要敘述論文的研究目的、研究方法、研究內(nèi)容和主要結(jié)果或結(jié)論，文字要精煉，具有一定的獨(dú)立性和完整性，摘要一般應(yīng)在 300 字左右。不應(yīng)超過 25 字，原則上不得使用標(biāo)點(diǎn)符號(hào)，不設(shè)副標(biāo)題。 論文結(jié)構(gòu)及要求 論文包括題目、中文摘要、外文摘要、目錄、正文、參考文獻(xiàn)、致謝和附錄等幾部分。畢業(yè)論文撰寫是本科生培養(yǎng)過程中的基本訓(xùn)練環(huán)節(jié)之一，應(yīng)符合國家及各專業(yè)部門制定的有關(guān)標(biāo)準(zhǔn)，符合漢語語法規(guī)范。 基于 VHDL語言的移位寄存器的設(shè)計(jì) 第 14頁 共 29頁 14 大學(xué)本科生畢業(yè)設(shè)計(jì) （論文） 撰寫規(guī)范 本科生畢業(yè)設(shè)計(jì)（論文）是學(xué)生在畢業(yè)前提交的一份具有一定研究價(jià)值和實(shí)用價(jià)值的學(xué)術(shù)資料。 END PROCESS。 WHEN OTHERS =NULL。 WHEN 100 =q=d4。 WHEN 010 =q=d2。 ARCHITECTURE behave OF xz IS BEGIN PROCESS (sel) BEGIN CASE sel IS WHEN 000 =q=d0。 q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 ENTITY xz IS PORT (sel: IN STD_LOGIC_VECTOR (2 DOWNTO 0)。 函數(shù)選擇模塊代碼： LIBRARY IEEE。 q=conv_std_logic_vector(d,8)。 end case。 when 63=d=255。 when 61=d=252。 when 59=d=245。 when 57=d=233。 when 55=d=217。 when 53=d=197。 when 51=d=174。 when 49=d=150。 when 47=d=124。 when 45=d=99。 when 43=d=75。 when 41=d=53。 when 39=d=34。 when 37=d=19。 when 35=d=8。 when 33=d=1。 when 31=d=0。 when 29=d=4。 when 27=d=13。 when 25=d=26。 when 23=d=43。 when 21=d=64。 when 19=d=87。 when 17=d=112。 when 15=d=137。 when 13=d=162。 when 11=d=186。 when 09=d=207。 when 07=d=225。 when 05=d=239。 when 03=d=249。when 01=d=254。 end process。 end if。 then if b=63 then b=0。event and clk=39。then b=0。 begin process(clk) begin if reset=39。 architecture behave of zx is signal b:integer range 0 to 63。 q:out std_logic_vector(7 downto 0))。 基于 VHDL 語言的移位寄存器的設(shè)計(jì) 第 27 頁 共 29 頁 entity zx is port(clk:in std_logic。 use 。 正弦波函數(shù)發(fā)生器模塊代碼： library ieee。 END PROCESS。 END IF。THEN Q=255。THEN IF a=39。EVENT AND clk=39。 END PROCESS。 END IF。 ELSE t:=0。139。 ELSIF clk39。THEN A=39。 BEGIN IF reset=39。 ARCHITECTURE behave OF fb IS SIGNAL a: BIT。 q:OUT INTEGER RANGE 0 TO 255)。 USE IEEE. 。 end a。 q=tmp。 end if。 else tmp:=tmp+16。139。 else if clk39。039。 architecture a of jtb is begin process(clk,reset) variable tmp:std_logic_vector(7 downto 0)。 q:out std_logic_vector(7 downto 0))。 use 。 階梯波波函數(shù)發(fā)生器模塊代碼： library ieee。 END PROCESS。 END IF。 ELSE tmp:=tmp+1。139。 ELSIF clk39。039。 ARCHITECTURE behave OF dz IS BEGIN PROCESS (clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR (7 DOWNTO 0)。 q:OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。 USE 。 遞增諧波函數(shù)發(fā)生器模塊代碼： LIBRARY IEEE。 基于 VHDL 語言的移位寄存器的設(shè)計(jì) 第 24 頁 共 29 頁 END PROCESS。 END IF。 ELSE tmp:=tmp1。139。 ELSIF clk39。039。 ARCHITECTURE behave OF dj IS BEGIN PROCESS (clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR (7 DOWNTO 0)。 q:OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。 USE IEEE. 。 遞減諧波函數(shù)發(fā)生器模塊代碼： LIBRARY IEEE。 END PROCESS。 END IF。 END IF。039。 ELSE IF tmp=00000001THEN tmp:=00000000。 ELSE tmp:=tmp+1。 a:=39。039。139。 ELSIF clk39。039。 VARIABLE a: STD_LOGIC。 END jcb。 ENTITY jcb IS PORT (clk,reset: IN STD_LOGIC。 USE IEEE. 。正是有了 她 的悉心幫助和支持，才使我的 課程設(shè)計(jì) 工作順利完成 。陳沅濤老師認(rèn)真負(fù)責(zé)的工作態(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神和深厚的理論水平都使我獲益非淺。在此，我衷心感謝我的指導(dǎo)老師。 基于 VHDL 語言的移位寄存器的設(shè)計(jì) 第 20 頁 共 29 頁 致 謝 本設(shè)計(jì) 在 老師的悉心指導(dǎo)和嚴(yán)格要求下已完成，從課題選擇、方案論證到具體設(shè)計(jì)和調(diào)試，無不凝聚著 蔡爍 老師的心血和汗水 。 鍛煉了獨(dú)立思考和解決問題的能力 。 通過這次課設(shè) ,也給我?guī)硪韵乱恍┦斋@： 進(jìn)一步熟悉 maxplus II 軟件的使用和操作方法，以及硬件實(shí)現(xiàn)時(shí)的下載方法與運(yùn)行方法； 對(duì) VHDL 語言的自頂向下設(shè)計(jì)方法有了進(jìn)一步的認(rèn)識(shí)；在底層文件具備的條件下，使用原理圖可以使設(shè)置更加簡單。 應(yīng)用 EDA 技術(shù)用 FPGA 完成波形發(fā)生器，通過選擇波形的按鈕，實(shí)現(xiàn) 6 種波形的互相轉(zhuǎn)換。 EDA 中，自頂向下的設(shè)計(jì)方法，就是在整個(gè)設(shè)計(jì)流程中各設(shè)計(jì)環(huán)節(jié)逐步求精的過程 ,應(yīng)用 VHDL 運(yùn)行自頂向下的設(shè)計(jì)，就是使用 VHDL 模型在所有綜合級(jí)別上對(duì)硬件進(jìn)行說明、建模和仿真 測(cè)試。 基于 VHDL 語言的移位寄存器的設(shè)計(jì) 第 18 頁 共 29 頁 圖 整體仿真圖 基于 VHDL 語言的移位寄存器的設(shè)計(jì) 第 19 頁 共 29 頁 小結(jié) 經(jīng)過了 兩周 的學(xué)習(xí)和工作，我終于完成 了基于 VHDL 的智能函數(shù)發(fā)生器的設(shè)計(jì)及相關(guān)論文 。 圖 方波函數(shù)仿真圖 正弦波函數(shù)模塊仿真 正弦波函數(shù)的仿真圖，如圖 。 圖 遞增諧波函數(shù)模塊仿真圖 基于 VHDL 語言的移位寄存器的設(shè)計(jì) 第 17 頁 共 29 頁 階梯波函數(shù)模塊仿真 階梯波函數(shù)的仿真圖，如圖 。 圖 三角波函數(shù)仿真圖 遞減諧波函數(shù)模塊仿真 遞減諧波函數(shù)模塊的仿真圖，如圖 。 END behave。 END CASE。 WHEN 101 =q=d5。 WHEN 011 =q=d3。 WHEN 001 =q=d1。 END xz。 d0,d1,d2,d3,d4,d5: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 USE IEEE. 。 （ 8）函數(shù)選擇模塊的設(shè)計(jì) 電路符號(hào)：函數(shù)選擇模塊的原理框圖，如