基于eda技術(shù)的智能函數(shù)發(fā)生器設(shè)計(jì)(參考版)
2025-05-24 15:30本頁(yè)面
【正文】 引腳說(shuō)明表 。 《數(shù)字電子 技術(shù) 》 課程設(shè)計(jì) 24 END PROCESS。 WHEN OTHERS=q3=0010000。 WHEN0111=q3=1011000。 WHEN0101=q3=0010010。 WHEN0011=q3=0110000。 WHEN0001=q3=1111001。 END disp3。 ENTITY disp3 IS PORT(bl:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 disp3 LIBRARY IEEE。 END PROCESS。 WHEN OTHERS=q2=0010000。 《數(shù)字電子 技術(shù) 》 課程設(shè)計(jì) 23 WHEN0111=q2=1011000。 WHEN0101=q2=0010010。 WHEN0011=q2=0110000。 WHEN0001=q2=1111001。 END disp2。 ENTITY disp2 IS PORT(bh:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 disp2 LIBRARY IEEE。 END PROCESS。 WHEN OTHERS=q1=0010000。 WHEN0111=q1=1011000。 WHEN0101=q1=0010010。 《數(shù)字電子 技術(shù) 》 課程設(shè)計(jì) 22 WHEN0011=q1=0110000。 WHEN0001=q1=1111001。 END disp1。 ENTITY disp1 IS PORT(al:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 disp1 LIBRARY IEEE。 END PROCESS。 WHEN OTHERS=q0=0010000。 WHEN0111=q0=1011000。 WHEN0101=q0=0010010。 WHEN0011=q0=0110000。 WHEN0001=q0=1111001。 END disp0。 ENTITY disp0 IS PORT(ah:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 七段譯碼器 VHDL disp0 LIBRARY IEEE。 END PROCESS。 awin=t1。 ah=aha。 al=ala。 END IF。 tmp2:=tmp2+1。 tmp2:=tmp2+1。 ELSIF bmarktmp2 THEN IF bla=1001 THEN 《數(shù)字電子 技術(shù) 》 課程設(shè)計(jì) 20 bla:=0000。 tmp1:=tmp1+1。 tmp1:=tmp1+1。 ELSIF amarktmp1 THEN IF ala=1001 THEN ala:=0000。 t2:=39。 ELSIF bha=0001 AND bla=0001 THEN bha:=0001。 t1:=39。 THEN IF aha=0001 AND ala=0001 THEN aha:=0001。EVENT AND clk=39。039。039。 tmp2:=0。 bla:=0000。 ala:=0000。039。 VARIABLE t1,t2:STD_LOGIC。 PROCESS(clk,clr,amark,bmark) VARIABLE aha,ala,bha,bla:STD_LOGIC_VECTOR(3 DOWNTO 0)。 shift=she。 END IF。 END IF。39。039。139。039。039。039。 ELSIF she=0 THEN bmark=bmark+1。039。 ELSE she:=she(6 DOWNTO 0)amp。039。039。 THEN bmark=bmark+1。 THEN IF she16 AND she/=0 THEN 《數(shù)字電子 技術(shù) 》 課程設(shè)計(jì) 18 IF aj=39。 AND b=39。 ELSIF a=39。 END IF。amp。 ELSE she:=39。 b:=39。 THEN a:=39。 ELSE IF bj=39。 b:=39。 a:=39。 END IF。amp。 ELSE she:=39。039。039。 THEN amark=amark+1。 THEN IF she8
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