【正文】 PORT (clk,reset: IN STD_LOGIC。 圖 方波函數(shù)發(fā)生器原理框圖 其實現(xiàn)代碼如下： LIBRARY IEEE。 end a。 q=tmp。 end if。 else tmp:=tmp+16。139。 else if clk39。039。 architecture a of jtb is begin process(clk,reset) variable tmp:std_logic_vector(7 downto 0)。 q:out std_logic_vector(7 downto 0))。 use 。 圖 階梯波函數(shù)發(fā)生器原理框圖 其實現(xiàn)代碼如下： library ieee。 END behave。 q=tmp。 END IF。THEN IF tmp=11111111THEN tmp:=00000000。EVENT AND clk=39。THEN tmp:=00000000。 BEGIN IF reset=39。 END dz。 ENTITY dz IS PORT (clk,reset: IN STD_LOGIC。 USE IEEE. 。如圖 所示。 END behave。 q=tmp。 END IF。THEN 基于 VHDL語言的移位寄存器的設(shè)計 第 11頁 共 29頁 IF tmp=00000000THEN Tmp:=11111111。EVENT AND clk=39。THEN tmp:=11111111。 BEGIN IF reset=39。 END dj。 ENTITY dj IS PORT (clk,reset: IN STD_LOGIC。 USE IEEE. 。如圖 所示。 END behave。 q=tmp。 END IF。 ELSE tmp:=tmp1。 a:=39。 END IF。139。THEN IF tmp=11111110THEN tmp:=11111111。THEN 基于 VHDL語言的移位寄存器的設(shè)計 第 10頁 共 29頁 IF a=39。EVENT AND clk=39。THEN tmp:=00000000。 BEGIN IF reset=39。 ARCHITECTURE behave OF jcb IS BEGIN PROCESS (clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR (7 DOWNTO 0)。 q:OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。 USE 。 三角波函數(shù)發(fā)生器由 VHDL 程序?qū)崿F(xiàn)，下面是其 VHDL 代碼： LIBRARY IEEE。如圖 所示。其完整電路原理圖如圖 所示。在這六個模塊中，每個都有兩個輸入端口，分別是時鐘信號端口 CLK， CLK 輸入時鐘脈沖，時鐘上升沿有效，和復(fù)位清零信號 RESET，當(dāng)高電平有效時，系統(tǒng)恢復(fù)初始狀態(tài)；每個模塊還有一個輸出端口，輸出對應(yīng)的波形函數(shù)。本設(shè)計采用綜合設(shè)計方法使用 FPGA 來實現(xiàn)智能函數(shù)發(fā)生器，它由六個波形產(chǎn)生模塊及波形選擇輸出模塊組成，波形選擇模塊的輸出 q 接在 D/A 轉(zhuǎn)換的數(shù)據(jù)端，就可以在 D/A輸出端得到想要的其中之一的任一種光滑的波形。 圖 Max Plus II 設(shè)計流程圖 基于 VHDL語言的移位寄存器的設(shè)計 第 8頁 共 29頁 3 智能函數(shù)發(fā)生器設(shè)計過程 設(shè)計規(guī)劃 本設(shè)計是基于 VHDL 語言設(shè)計的智能函數(shù)發(fā)生器，函數(shù)發(fā)生器是一種很常用的器件，在很多情況下，最常用的波形是正弦波，方波，三角波，遞增，遞減斜波和階梯波六種。 3．利用已編譯正確的底層單元電路模塊，畫出頂層電路的原理圖 ， 進行編譯調(diào)試和仿真測試。 用 Max Plus II 軟件進行邏輯設(shè)計的步驟包括： 1．根據(jù)所選課題的任務(wù)和設(shè)計指標(biāo)要求，確定總體設(shè)計方案，畫出總體方案的系統(tǒng)框圖（亦稱預(yù)設(shè)計階段）。功能檢查完成后，可進行時序仿真。仿真器的靈活性很強電路設(shè)計完成后，需要驗證電路設(shè)計的邏輯 功能是否正確。傳統(tǒng)的數(shù)字電路實驗利用手工連線的方法完成元 基于 VHDL語言的移位寄存器的設(shè)計 第 7頁 共 29頁 件連接，容易對學(xué)習(xí)者產(chǎn)生誤導(dǎo)，以為只要將元件間的引腳用引線按電路圖連上即可，而不必顧及引線長短，粗細(xì)彎曲方式，可能產(chǎn)生的分布電感和電容效應(yīng)，以及電磁兼容性等等十分重要的問題。 6．如果使用 FPGA 和配置編程方式，將不會有器件損壞和損耗問題。 4．能對設(shè)計方案進行隨時更改，并儲存設(shè)計過程中所有的電路和測試文件入檔。 2．對系統(tǒng)中的任一層次或任一元件的功能進行精確的時序仿真，精度達(dá) ，因此能發(fā)現(xiàn)對系統(tǒng)可能產(chǎn)生不良影響的競爭冒險現(xiàn)象。與傳統(tǒng)的數(shù)字電路實驗相比， Max Plus II 提供靈活多樣的層次化輸入設(shè)計功能，具有顯著的優(yōu)勢： 1．能進行任意層次的數(shù)字系統(tǒng)設(shè)計。 Max Plus II 的設(shè)計輸入、處理和校驗功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動態(tài)調(diào)試進程。它所提供的靈活性和高效性是無可比擬的，其豐富的圖形界面，輔之以完整的、可即時訪問的在線文檔，使設(shè)計人員能夠輕松、愉快地掌握和使用 Max Plus II 軟件。它提供了功能強大，直觀便捷和操作靈活的原理圖輸入設(shè)計功能 ， 同時還配備了適用于各種需要的元件庫 ， 其中包含基本邏輯元件庫 （ 如與非門、反向器、觸發(fā)器等 ） ，宏功能元件 （ 包含了幾乎所有 74 系列的器件 ） 以及功能強大、性能良好的類似于核的兆功能塊庫，但更為重要的是它提供了使用方便，精度良好的時序仿真器 ， 能夠?qū)ο到y(tǒng)中任一元件的功能進行精確的時序仿真 ， 精度達(dá) ， 非常準(zhǔn)確。 5． 仿真 這一 步主要是為了確定你的設(shè)計在經(jīng)過布局布線之后，是不是還滿足你的設(shè)計要求。另外，對于作為一個獨立的設(shè)計項目而言，仿真文件的提供足可以證明你設(shè)計的完整性。 3. VHDL 程序仿真 對于某些人而言，仿真這一步似乎是可有可無的。設(shè)計規(guī)劃主要包括設(shè)計方式的選擇及是否進行模塊劃分。分析設(shè)計要求，以及自己要達(dá)到的設(shè)計目 基于 VHDL語言的移位寄存器的設(shè)計 第 5頁 共 29頁 的和目標(biāo)。 （ 5） VHDL 對設(shè)計的描述具有相對獨立性，設(shè)計者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計實現(xiàn)的目標(biāo)器件是什么，而進行獨立的設(shè)計。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā) 組共同并行工作才能實現(xiàn)。 （ 2） VHDL 豐富的仿真語句和庫函數(shù)，使得在任何大系統(tǒng)的設(shè)計早期就能查驗設(shè)計系統(tǒng)的功能可行性，隨時可對設(shè)計進行仿真模擬。 2 VHDL 語言的特點 （ 1）與其他的硬件描述語言相比， VHDL 具有更強的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。現(xiàn)在， VHDL 和 Verilog 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言，又得到眾多 EDA 公司的支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。此后 VHDL 在電子設(shè)計領(lǐng)域得到了廣泛的接受，并逐步取代了原有的非標(biāo)準(zhǔn)的硬件描述語言。 誕生于 1982 年。 圖 EDA 的設(shè)計流程 基于 VHDL語言的移位寄存器的設(shè)計 第 4頁 共 29頁 1 VHDL 的簡介 VHDL(VeryHighSpeed Integrated Circuit HardwareDescription Language)，翻譯成中文就是超高速集成電路硬件描述語言。 EDA 技術(shù)就是以計算機為工具，設(shè)計者在EDA軟件平臺上，用硬件描述語言 HDL 完成設(shè)計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。 FPGA 是整個系統(tǒng)的核心，構(gòu)成系統(tǒng)控制器，波形數(shù)據(jù)生成器，加法器，運算 /譯碼等功能。通過對智能函數(shù)發(fā)生器的設(shè)計，鞏固和綜合運用所學(xué)知識，提高對計算機組成原理的理解。 本次設(shè)計的目的就是 利用計算機組成原理中硬件和處理機的相關(guān)知識 ， 通過課程設(shè)計更加深入的了解計算機處理及相關(guān)知識。 課程設(shè)計的目的 波形發(fā)生器在生產(chǎn)實踐和科技領(lǐng)域有著和廣泛的應(yīng)用，只要用到波形傳輸?shù)募夹g(shù)和產(chǎn)業(yè)，都與波形發(fā)生器有著密不可分的關(guān)系。 例如在通信、廣播、電視系統(tǒng)中，都需要射頻（高頻）發(fā)射，這里的射頻波就是載波，把音頻（低頻）、視頻信號或脈沖信號運載出去，就需要能夠產(chǎn)生高頻的振蕩器。從系統(tǒng)設(shè)計入手，在頂層進行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計，在方框圖一級用 VHDL 對電路的行為進行描述，并進行仿真和糾錯，然后在系統(tǒng)一級進行驗證，最后再用邏輯綜合優(yōu)化工具生成具體的門級邏輯電路的網(wǎng)表，下載到具體的 FPGA 器件中去，從而實現(xiàn)可編程的專用集成電路（ ASIC）的設(shè)計 。 Function generator 目錄 1 引 言 .................................................................................................................................................................... 1 課程設(shè)計的目的 .......................................................................................................................................... 1 課程設(shè)計的內(nèi)容 .......................................................................................................................................... 1 2 EDA 和 VHDL 簡介 ........................................................................................................................................... 3 EDA 簡介 ......................................................................................................................................................... 3 VHDL...................................................