【導(dǎo)讀】種函數(shù)發(fā)生器，然后通過(guò)函數(shù)選擇器進(jìn)行選擇，決定要輸出的函數(shù)。要求能獨(dú)立地運(yùn)用VHDL語(yǔ)言、EDA相關(guān)知識(shí)和MaxPlusII仿真軟件，學(xué)生按要求編寫(xiě)課程設(shè)計(jì)報(bào)告書(shū)，能正確闡述設(shè)計(jì)和實(shí)驗(yàn)結(jié)果。通過(guò)課程設(shè)計(jì)培養(yǎng)學(xué)生嚴(yán)謹(jǐn)?shù)目茖W(xué)態(tài)度和團(tuán)隊(duì)協(xié)作精神。應(yīng)文獻(xiàn)以及實(shí)現(xiàn)，給出個(gè)人分析、設(shè)計(jì)以及實(shí)現(xiàn)。在Max+plusⅡ軟件開(kāi)發(fā)平臺(tái)，輸入原理圖或硬件描述語(yǔ)言VHDL. 設(shè)計(jì)的工作是利用編程的方式來(lái)進(jìn)行對(duì)系統(tǒng)的功能的描述，在EDA工具的幫助。下，應(yīng)用相應(yīng)的可編程器件，實(shí)現(xiàn)設(shè)計(jì)的最終結(jié)果。使常用到的波形發(fā)生器微型化，設(shè)計(jì)。簡(jiǎn)單化，使用簡(jiǎn)單化。

　　

【正文】 ELSIF clk39。EVENT AND clk=39。139。THEN IF a=39。039。THEN IF tmp=11111110THEN tmp:=11111111。 a:=39。139。 ELSE tmp:=tmp+1。 END IF。 ELSE IF tmp=00000001THEN tmp:=00000000。 a:=39。039。 基于 VHDL語(yǔ)言的移位寄存器的設(shè)計(jì) 第 23頁(yè) 共 29頁(yè) ELSE tmp:=tmp1。 END IF。 END IF。 END IF。 q=tmp。 END PROCESS。 END behave。 遞減諧波函數(shù)發(fā)生器模塊代碼： LIBRARY IEEE。 USE IEEE. 。 USE IEEE. 。 ENTITY dj IS PORT (clk,reset: IN STD_LOGIC。 q:OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。 END dj。 ARCHITECTURE behave OF dj IS BEGIN PROCESS (clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR (7 DOWNTO 0)。 BEGIN IF reset=39。039。THEN tmp:=11111111。 ELSIF clk39。EVENT AND clk=39。139。THEN IF tmp=00000000THEN Tmp:=11111111。 ELSE tmp:=tmp1。 END IF。 END IF。 q=tmp。 基于 VHDL語(yǔ)言的移位寄存器的設(shè)計(jì) 第 24頁(yè) 共 29頁(yè) END PROCESS。 END behave。 遞增諧波函數(shù)發(fā)生器模塊代碼： LIBRARY IEEE。 USE IEEE. 。 USE 。 ENTITY dz IS PORT (clk,reset: IN STD_LOGIC。 q:OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。 END dz。 ARCHITECTURE behave OF dz IS BEGIN PROCESS (clk,reset) VARIABLE tmp: STD_LOGIC_VECTOR (7 DOWNTO 0)。 BEGIN IF reset=39。039。THEN tmp:=00000000。 ELSIF clk39。EVENT AND clk=39。139。THEN IF tmp=11111111THEN tmp:=00000000。 ELSE tmp:=tmp+1。 END IF。 END IF。 q=tmp。 END PROCESS。 END behave。 階梯波波函數(shù)發(fā)生器模塊代碼： library ieee。 use 。 use 。 基于 VHDL語(yǔ)言的移位寄存器的設(shè)計(jì) 第 25頁(yè) 共 29頁(yè) entity jtb is port(clk,reset:in std_logic。 q:out std_logic_vector(7 downto 0))。 end jtb。 architecture a of jtb is begin process(clk,reset) variable tmp:std_logic_vector(7 downto 0)。 begin if reset=39。039。 then tmp:=00000000。 else if clk39。event and clk=39。139。 then if tmp=11111111 then tmp:=00000000。 else tmp:=tmp+16。 end if。 end if。 end if。 q=tmp。 end process。 end a。 方波函數(shù)發(fā)生器模塊代碼： LIBRARY IEEE。 USE IEEE. 。 ENTITY fb IS PORT (clk,reset: IN STD_LOGIC。 q:OUT INTEGER RANGE 0 TO 255)。 END fb。 ARCHITECTURE behave OF fb IS SIGNAL a: BIT。 基于 VHDL語(yǔ)言的移位寄存器的設(shè)計(jì) 第 26頁(yè) 共 29頁(yè) BEGIN PROCESS (clk,reset) VARIABLE t: INTEGER range 0 to 31。 BEGIN IF reset=39。039。THEN A=39。039。 ELSIF clk39。EVENT AND clk=39。139。THEN IF t31 THEN Cnt:=t+1。 ELSE t:=0。 a=NOT a。 END IF。 END IF。 END PROCESS。 Process (clk,a) BEGIN IF clk39。EVENT AND clk=39。139。THEN IF a=39。139。THEN Q=255。 ELSE Q=0。 END IF。 END IF。 END PROCESS。 END behave。 正弦波函數(shù)發(fā)生器模塊代碼： library ieee。 use 。 use 。 use 。 基于 VHDL語(yǔ)言的移位寄存器的設(shè)計(jì) 第 27頁(yè) 共 29頁(yè) entity zx is port(clk:in std_logic。 reset:in std_logic。 q:out std_logic_vector(7 downto 0))。 end zx。 architecture behave of zx is signal b:integer range 0 to 63。 signal d:integer range 0 to 255。 begin process(clk) begin if reset=39。039。then b=0。 elsif clk39。event and clk=39。139。 then if b=63 then b=0。 else b=b+1。 end if。 end if。 end process。 process(b) begin case b is when 00=d=255。when 01=d=254。 when 02=d=252。 when 03=d=249。 when 04=d=245。 when 05=d=239。 when 06=d=233。 when 07=d=225。 when 08=d=217。 when 09=d=207。 when 10=d=197。 when 11=d=186。 when 12=d=174。 when 13=d=162。 when 14=d=150。 when 15=d=137。 when 16=d=124。 when 17=d=112。when 18=d=99。 when 19=d=87。 when 20=d=75。 when 21=d=64。 when 22=d=53。 when 23=d=43。 when 24=d=34。 when 25=d=26。 when 26=d=19。 when 27=d=13。 when 28=d=8。 when 29=d=4。 when 30=d=1。 when 31=d=0。 when 32=d=0。 when 33=d=1。 when 34=d=4。 when 35=d=8。 when 36=d=13。 when 37=d=19。 when 38=d=26。 when 39=d=34。 基于 VHDL語(yǔ)言的移位寄存器的設(shè)計(jì) 第 28頁(yè) 共 29頁(yè) when 40=d=43。 when 41=d=53。 when 42=d=64。 when 43=d=75。 when 44=d=87。 when 45=d=99。 when 46=d=112。 when 47=d=124。 when 48=d=137。 when 49=d=150。 when 50=d=162。 when 51=d=174。 when 52=d=186。 when 53=d=197。 when 54=d=207。 when 55=d=217。 when 56=d=225。 when 57=d=233。 when 58=d=239。 when 59=d=245。 when 60=d=249。 when 61=d=252。 when 62=d=254。 when 63=d=255。 when others=null。 end case。 end process。 q=conv_std_logic_vector(d,8)。 end behave。 函數(shù)選擇模塊代碼： LIBRARY IEEE。 USE IEEE. 。 ENTITY xz IS PORT (sel: IN STD_LOGIC_VECTOR (2 DOWNTO 0)。 d0,d1,d2,d3,d4,d5: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 q: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END xz。 ARCHITECTURE behave OF xz IS BEGIN PROCESS (sel) BEGIN CASE sel IS WHEN 000 =q=d0。 WHEN 001 =q=d1。 WHEN 010 =q=d2。 WHEN 011 =q=d3。 WHEN 100 =q=d4。 WHEN 101 =q=d5。 WHEN OTHERS =NULL。 基于 VHDL語(yǔ)言的移位寄存器的設(shè)計(jì) 第 29頁(yè) 共 29頁(yè) END CASE。 END PROCESS。 END behave。