第1章fpga系統(tǒng)設(shè)計(jì)基礎(chǔ)(參考版)
2025-07-23 08:23本頁(yè)面
【正文】 圖中 圖 PLD異或門連接圖 。 圖 4輸入端與門電路， P＝ A* 圖 4輸入端與門 圖 4輸入端與門 *B* ＝ 0 （ 4） PLD或門表示法 ? 或陣列也是 PLD中的基本邏輯陣列，它們由若干個(gè)或門組成，每個(gè)或門都是多輸入、單輸出形式。 A B C 0 1 0 1 1 0 圖 PLD緩沖器 表 PLD緩沖器真值表 從真值表可見： B＝ A ， C＝ （ 3） PLD與門表示法 ? 與陣列是 PLD中的基本邏輯陣列，它們由若干個(gè)與門組成，每個(gè)與門都是多輸入、單輸出形式。 （ a）硬線連接 （ b）接通連接 (c) 斷開連接 圖 PLD中陣列交義點(diǎn)上的 3種連接方式 （ 2）輸入 /反饋緩沖單元表示法 ? PLD的輸入緩沖器和反饋緩沖器都采用互補(bǔ)的輸出結(jié)構(gòu)，以產(chǎn)生原變量和反變量?jī)蓚€(gè)互補(bǔ)的信號(hào)，如圖 。 2. PLD電路的表示方法 ? （ 1） PLD連接的表示法 ? PLD中陣列交義點(diǎn)上有 3種連接方式：硬線連接、接通連接和斷開連接?？删幊踢壿嬈骷幕窘Y(jié)構(gòu)由輸入緩沖電路、與陣列、或陣列、輸出緩沖電路等 4部分組成。、 ＝ 0，則讀／寫緩沖放大器的A1截止、 A2和 A3導(dǎo)通，加到 I／ O端的數(shù)據(jù)被寫入存儲(chǔ)單元中。 Q、 /Q和位線Bj、 /Bj接通。 T T8的開關(guān)狀態(tài)由列地址譯碼器的輸出 Yj來控制， Yj＝ 1時(shí)導(dǎo)通， Yj＝ 0時(shí)截止。 Xi＝ 1時(shí) T T6導(dǎo)通，觸發(fā)器的 Q和 /Q端與位線 Bj、 /Bj接通； Xi＝ 0時(shí) TT6截止，觸發(fā)器與位線之間的聯(lián)系被切斷。 T5和 T6是門控管，作模擬開關(guān)使用，以控制觸發(fā)器的 Q、 /Q和位線 Bj、 /Bj之間的聯(lián)系。 圖 六管 N溝道增強(qiáng)型MOS管組成的靜態(tài)存儲(chǔ)單元 ? 圖 N溝道增強(qiáng)型 MOS管組成的靜態(tài)存儲(chǔ)單元。由于使用的器件不同，靜態(tài)存儲(chǔ)單元又分為 MOS型和雙極型兩種。 ? 靜態(tài)隨機(jī)存儲(chǔ)器 SRAM的存儲(chǔ)單元是在靜態(tài)觸發(fā)器的基礎(chǔ)上附加控制線或門控管而構(gòu)成的。 ? 輸入／輸出電路通常由三態(tài)門組成，由信號(hào)及信號(hào)控制，實(shí)現(xiàn)輸入（寫人）或輸出（讀出）功能。 ? 此外在讀／寫控制電路中另加有片選輸入端，當(dāng)時(shí) RAM為正常工作狀態(tài)；當(dāng)時(shí)所有的輸入／輸出端均為高阻態(tài)，不能對(duì) RAM進(jìn)行讀／寫操作。多數(shù) RAM集成電路是用一根讀／寫控制線控制其讀／寫操作的。 ? 讀／寫控制電路用于對(duì)電路的工作狀態(tài)進(jìn)行控制，當(dāng)讀／寫控制信號(hào)＝ 1時(shí)，執(zhí)行讀操作，將存儲(chǔ)單元里的內(nèi)容送至輸入／輸出端（ I／ O）上。 圖 RAM的電路結(jié)構(gòu)框圖 ? 存儲(chǔ)矩陣由許多存儲(chǔ)單元排列而成，每個(gè)存儲(chǔ)單元能存儲(chǔ) 1位二進(jìn)制數(shù)據(jù)（ 1或 0），在譯碼器和讀／寫控制電路的控制下既可以寫入 1或 0，又可將所存儲(chǔ)的數(shù)據(jù)讀出。缺點(diǎn)是一旦斷電以后所存儲(chǔ)的數(shù)據(jù)將隨之丟失，即存在數(shù)據(jù)易失性的問題。在 RAM工作時(shí)可以隨時(shí)從任何一個(gè)指定地址讀出數(shù)據(jù)，也可以隨時(shí)將數(shù)據(jù)寫入任何一個(gè)指定的存儲(chǔ)單元中去。由于片內(nèi)所有疊柵 MOS管的源極是連在一起的，所以全部存儲(chǔ)單元同時(shí)被擦除，這一點(diǎn)是不同于 EEPROM的。 ? 快閃存儲(chǔ)器的寫入方法和
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