第1章fpga系統(tǒng)設(shè)計基礎(chǔ)-閱讀頁
2024-08-08 08:23本頁面
【正文】 電路結(jié)構(gòu)與 UVEPROM的主要區(qū)別是構(gòu)成存儲單元的 MOS管的結(jié)構(gòu)不同。這種場效應(yīng)管有兩個浮置柵，漏極上方有一個隧道二極管。若 Vg的極性相反，浮柵上的電荷將反向流入漏極，起到擦除作用。EEPROM的存儲單元如圖 。問題是擦、寫的時間較長。快閃存儲器采用了一種類似于EPROM的單管疊柵結(jié)構(gòu)的存儲單元，結(jié)構(gòu)示意圖如圖 。在 EPROM中這個氧化層的厚度一般為 30～ 40μm，而在快閃存儲器中僅為 10～ 15μm。 ? 快閃存儲器的存儲單元如圖 。如果浮置柵上沒有充電，則疊柵 MOS管導(dǎo)通，位線上輸出低電平；如果浮置柵上充有負電荷，則疊柵 MOS管截止，位線上輸出高電平?？扉W存儲器的擦除操作是利用隧道效應(yīng)進行的，類似于 EEPROM寫入 0時的操作。 5. 隨機存儲器（ RAM） ? 隨機存儲器也叫隨機讀／寫存儲器，簡稱 RAM。它的優(yōu)點是讀、寫方便，使用靈活。 RAM電路通常由存儲矩陣、地址譯碼器和讀／寫控制電路（也叫輸入／輸出電路）幾部分組成，電路結(jié)構(gòu)框圖如圖 。 ? 地址譯碼器將輸入的地址代碼譯成一條字線的輸出信號，使連接在這條字線上的存儲單元與相應(yīng)的讀／寫控制電路接通，然后對這些單元進行讀或?qū)?。?dāng)＝ 0時，執(zhí)行寫操作，輸入／輸出線上的數(shù)據(jù)寫入存儲器中。但也有些 RAM集成電路是用兩個輸入端分別進行讀和寫控制的。利用片選輸入端可以使多個單片 RAM集成電路組合擴展成更大容量的存儲器。 ? RAM根據(jù)存儲單元的工作原理的不同又分為靜態(tài)隨機存儲器 SRAM和動態(tài)隨機存儲器 DRAM兩大類。它們是靠電路狀態(tài)的自保功能存儲數(shù)據(jù)的?；镜碾娐方Y(jié)構(gòu)如圖 示。其中的 T1～ T4組成基本 RS觸發(fā)器，用于記憶 1位二值代碼。 TT6的開關(guān)狀態(tài)由字線 Xi的狀態(tài)決定。 T T8是每一列存儲單元公用的兩個門控管，用于和讀／寫緩沖放大器之間的連接。 ? 存儲單元所在的一行和所在的一列伺時被選中以后， Xi＝ Yj＝ T TT T8均處于導(dǎo)通狀態(tài)。如果這時、 ＝ 1，則讀／寫緩沖放大器的 A1接通、 A2和 A3截止，Q端的狀態(tài)經(jīng) A1送到 I／ O端，實現(xiàn)數(shù)據(jù)讀出。 可編程邏輯器件的 基本結(jié)構(gòu)和電路表示方法 ? 1. 可編程邏輯器件的基本結(jié)構(gòu) ? 可編程邏輯器件種類較多，不同廠商生產(chǎn)的可編程邏輯器件的結(jié)構(gòu)差別較大。 1. 可編程邏輯器件的基本結(jié)構(gòu) ? 其中輸入緩沖電路主要用來對輸入信號進行預(yù)處理，以適應(yīng)各種輸入情況，例如產(chǎn)生輸入變量的原變量和反變量； “ 與陣列 ” 和 “ 或陣列 ”是 PLD器件的主體，能夠有效地實現(xiàn) “ 積之和 ”形式的布爾邏輯函數(shù)；輸出緩沖電路主要用來對輸出信號進行處理，用戶可以根據(jù)需要選擇各種靈活的輸出方式（組合方式、時序方式），并可將反饋信號送回輸入端，以實現(xiàn)復(fù)雜的邏輯功能。表示方法如圖 ，其中硬線連接是固定連接方式，是不可編程的，而接通和斷開連接是可編程的。 A是輸入， B和 C是輸出，真值表如表 。以三輸入與門為例，其 PLD表示法如圖 ，圖中 D＝ A * B * C 圖 3輸入端的 PLD與門 圖 4輸入端與門電路， P＝ A*B*D。以 4輸入與門為例，其 PLD表示法如圖 示，圖中 Y＝ P1＋ P3＋ P4 圖 4輸入端的 PLD或門 ? 例：一個 PLD異或門電路如圖
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