第1章fpga系統(tǒng)設(shè)計(jì)基礎(chǔ)-預(yù)覽頁
【正文】 概述 ? 可編程邏輯器件（ Programmable Logic Device，簡稱為 PLD）是 20世紀(jì) 70年代發(fā)展起來的一種新型邏輯器件，是目前數(shù)字系統(tǒng)設(shè)計(jì)的主要硬件基礎(chǔ)。它可以用來實(shí)現(xiàn)任何以 “ 積之和 ”形式表示的各種組合邏輯。 ? 通用可編程陣列邏輯 GAL是一種電可擦寫、可重復(fù)編程、可設(shè)置加密位的 PLD器件。由于 EPLD特有的宏單元結(jié)構(gòu)、大量增加的輸出宏單元數(shù)和大的與陣列，使其在一塊芯片內(nèi)能夠更靈活性的實(shí)現(xiàn)較多的邏輯功能 ? 復(fù)雜可編程邏輯器件 CPLD是 EPLD的改進(jìn)型器件，一般情況下， CPLD器件至少包含 3種結(jié)構(gòu)：可編程邏輯宏單元、可編程I／ O單元和可編程內(nèi)部連線。使用 SRAM的 FPGA器件，在工作前需要從芯片外部加載配置數(shù)據(jù)，這些配置數(shù)據(jù)可以存放在片外的 EPROM或其他存儲(chǔ)體上，人們可以控制加載過程，在現(xiàn)場修改器件的邏輯功能。 PROM的總體結(jié)構(gòu)與掩模 ROM相同，所不同的是在出廠時(shí)已經(jīng)在存儲(chǔ)矩陣的所有交叉點(diǎn)上全部制作了存儲(chǔ)元件。如果將某個(gè)單元的字線和位線接通，即將該單元改寫為 “ 1”，需要在其位線和字線之間加 100mA～150mA電流，擊穿 D1（使 D1的 PN結(jié)短路）。在正常工作電流下，熔絲不會(huì)燒斷，這樣每個(gè)存儲(chǔ)單元都有一個(gè) PN結(jié)，表示該單元存有信息 “ 1”。所以可編程只讀存儲(chǔ)器（ PROM）也稱為一次可編程只讀存儲(chǔ)器。 ? EPROM采用 MOS型電路結(jié)構(gòu)，其存儲(chǔ)單元通常由疊柵型 MOS管組成。如果浮置柵上沒有電荷，疊柵 MOS管的工作原理就與普通 MOS管相似。換句話說，如果浮置柵上有電子，管子的開啟電壓就會(huì)增加，在柵極加上正常的高電平信號(hào)時(shí) SIMOS管將不會(huì)導(dǎo)通。同時(shí)借助于控制柵正電壓的吸引，一部分電子穿過二氧化硅薄層進(jìn)入浮置柵。EEPROM的擦除和改寫電流很小，在普通工作電源條件下即可進(jìn)行，擦除時(shí)不需要將器件從系統(tǒng)上拆卸下來。這種場效應(yīng)管有兩個(gè)浮置柵，漏極上方有一個(gè)隧道二極管。EEPROM的存儲(chǔ)單元如圖 ?？扉W存儲(chǔ)器采用了一種類似于EPROM的單管疊柵結(jié)構(gòu)的存儲(chǔ)單元，結(jié)構(gòu)示意圖如圖 。 ? 快閃存儲(chǔ)器的存儲(chǔ)單元如圖 ?？扉W存儲(chǔ)器的擦除操作是利用隧道效應(yīng)進(jìn)行的，類似于 EEPROM寫入 0時(shí)的操作。它的優(yōu)點(diǎn)是讀、寫方便，使用靈活。 ? 地址譯碼器將輸入的地址代碼譯成一條字線的輸出信號(hào)，使連接在這條字線上的存儲(chǔ)單元與相應(yīng)的讀／寫控制電路接通，然后對這些單元進(jìn)行讀或?qū)?。但也有? RAM集成電路是用兩個(gè)輸入端分別進(jìn)行讀和寫控制的。 ? RAM根據(jù)存儲(chǔ)單元的工作原理的不同又分為靜態(tài)隨機(jī)存儲(chǔ)器 SRAM和動(dòng)態(tài)隨機(jī)存儲(chǔ)器 DRAM兩大類?；镜碾娐方Y(jié)構(gòu)如圖 示。 TT6的開關(guān)狀態(tài)由字線 Xi的狀態(tài)決定。 ? 存儲(chǔ)單元所在的一行和所在的一列伺時(shí)被選中以后， Xi＝ Yj＝ T TT T8均處于導(dǎo)通狀態(tài)。 可編程邏輯器件的 基本結(jié)構(gòu)和電路表示方法 ? 1. 可編程邏輯器件的基本結(jié)構(gòu) ? 可編程邏輯器件種類較多，不同廠商生產(chǎn)的可編程邏輯器件的結(jié)構(gòu)差別較大。表示方法如圖 ，其中硬線連接是固定連接方式，是不可編程的，而接通和斷開連接是可編程的。以三輸入與門為例，其 PLD表示法如圖 ，圖中 D＝ A * B * C 圖 3輸入端的 PLD與門 圖 4輸入端與門電路， P＝ A*B*
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