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正文內(nèi)容

第1章fpga系統(tǒng)設(shè)計(jì)基礎(chǔ)-全文預(yù)覽

  

【正文】 ? 快閃存儲(chǔ)器采用的疊柵 MOS管的結(jié)構(gòu)與EPROM中的 SIMOS管極為相似,兩者最大的區(qū)別是浮置柵與襯底間氧化層的厚度不同。 EEPROM具有 ROM的非易失性,也可以像 RAM一樣隨機(jī)的進(jìn)行讀寫,每個(gè)存儲(chǔ)單元可以重復(fù)進(jìn)行 1萬(wàn)次改寫,存儲(chǔ)的信息可以保留 20年。在第二柵極與漏極之間電壓 Vg提供的電場(chǎng)作用下,漏極電荷通過(guò)隧道二極管流向第一浮柵,使管子導(dǎo)通,起到編程作用。 EEPROM不僅可以整體擦除存儲(chǔ)單元內(nèi)容,還可進(jìn)行逐字擦除和逐字改寫。當(dāng)高壓電源(例如+ 20~+ 25V編程電壓)去掉后,由于浮置柵被絕緣層包圍,它所獲得的電子很難泄漏,因此可以長(zhǎng)期保存。 ? 浮置柵上的電荷是靠漏源及柵源之間同時(shí)加一較大電壓(例如 + 20~+ 25V編程電壓,正常工作電壓只有5V)而產(chǎn)生的。當(dāng)控制柵上的電壓大于它的開啟電壓時(shí),即在柵極加上正常的高電平信號(hào)時(shí),漏源之間可以有電流產(chǎn)生, SIMOS管導(dǎo)通。疊柵型MOS管通常采用增強(qiáng)型場(chǎng)效應(yīng)管結(jié)構(gòu)。 ? 在產(chǎn)品的開發(fā)設(shè)計(jì)過(guò)程中,設(shè)計(jì)人員可以通過(guò)編程器將所需內(nèi)容(程序和數(shù)據(jù))自行寫入PROM中得到所要求的 ROM。但是,如果在某個(gè)存儲(chǔ)單元的字線和位線之間通過(guò)幾倍的工作電流,該單元的熔絲立刻會(huì)被燒斷。這樣,該單元就被改寫為 “ 1”。存儲(chǔ)元件通常有兩種電路形式:一種是由二極管組成的結(jié)破壞型電路;另一種是由晶體三極管組成的熔絲型電路,結(jié)構(gòu)示意圖如圖 。 可編程邏輯器件的編程器件工作原理 ? 可編程邏輯器件按照編程工藝又可分為 4個(gè)種類:( l)熔絲( Fuse)或反熔絲( Antifuse)編程器件; (2)UEPROM編程器件;( 3) EEPROM編程器件;( 4)SRAM編程器件。部分 CPLD器件還集成了 RAM、 FIFO或雙口 RAM等存儲(chǔ)器,以適應(yīng) DSP應(yīng)用設(shè)計(jì)的要求。 GAL器件有一個(gè)可編程的輸出邏輯宏單元 OLMC,通過(guò)對(duì) OLMC配置可以得到多種形式的輸出和反饋。 ? 可編程邏輯陣列 PLA是一種基于 “ 與一或陣列 ”的一次性編程器件,由于器件內(nèi)部的資源利用率低,現(xiàn)已不常使用。目前生產(chǎn)和使用的PLD產(chǎn)品主要有 PROM、現(xiàn)場(chǎng)可編程邏輯陣列 FPLA( Field Programmable Logic Array)、可編程陣列邏輯 PAL( Programmable Array Logic)、通用陣列邏輯 GAL( Generic Array Logic)、可擦除的可編程邏輯器件 EPLD( Erasable Programmable Logic Device)、復(fù)雜可編程邏輯器件 CPLD( Complex Programmable Logic Device)、現(xiàn)場(chǎng)可編程門陣列 FPGA( Field Programmable Gate Array)等幾種類型。 FPGA的設(shè)計(jì)方法和設(shè)計(jì)流程,需要通過(guò)實(shí)際的設(shè)計(jì)過(guò)程加深理解。第 1章 FPGA系統(tǒng)設(shè)計(jì)基礎(chǔ) 內(nèi)容提要 ? 本章介紹了可編程邏輯器件的編程器件工作原理,可編程邏輯器件的基本結(jié)構(gòu)和電路表示方法,現(xiàn)代數(shù)字系統(tǒng)的設(shè)計(jì)方法,優(yōu)秀 FPGA設(shè)計(jì)的重要特征,可編程邏輯器件的一般設(shè)計(jì)流程,基于 MAX十 plusⅡ 的設(shè)計(jì)流程,基于 QuartusⅡ 的設(shè)計(jì)流程,基于 ISE的設(shè)計(jì)流程, Altera的可編程邏輯器件設(shè)計(jì)工具, Xilinx的可編程邏輯器件設(shè)計(jì)工具。建議學(xué)時(shí)數(shù)為 2~ 4學(xué)時(shí)。 ?
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