eda步進電機控制設(shè)計(參考版)
2025-07-10 11:47本頁面
【正文】 ：。車輛與動力工程學(xué)院課程設(shè)計說明書參考文獻:. EDA 技術(shù)與實用 (第三版). 北京：電子工業(yè)出版社，2022.2 .曹昕燕， 技術(shù)實驗與課程設(shè)計 .北京：清華大學(xué)出版社 ,：高等教育出版社，2022. Zwolinski. Digital System Design with ：電子工業(yè)出版社，2022 B. Marcovitz Introduction to logic ：電子工業(yè)出版社，2022， 技術(shù)實用教程 [m].北京：。可見利用 EDA 軟件可以縮短設(shè)計周期，是一種快捷方便的電路設(shè)計方法。 END Behavioral。END case。139。139。039。039。END IF。039。039。PROCESS(rst,startstop1) 啟動/停止模塊VARIABLE t:STD_LOGIC。step(1)=step2(1) and ss。step(3)=step2(3) and ss。step2(1)=step1(1) and y1。step2(3)=step1(3) and y1。u5:cepinPORTMAP(clk=clk,clk1=y2,shift=shift,data_led=data_led,rst=rst)。u3:step_motorPORTMAP(clk=count1,sel=sel2,clkkk=y2,control=step1,rst=rst)。BEGINu1:anjianqd PORT MAP (clk=clk,key=sel,keyo=sel1)。車輛與動力工程學(xué)院課程設(shè)計說明書SIGNAL sel1,ss,sel2,count1,y1,y2,startstop1:STD_LOGIC。data_led:out STD_LOGIC_VECTOR(7 DOWNTO 0) )。ponent cepin IS PORT (clk,clk1,rst:STD_LOGIC。sel:out STD_LOGIC)。ponent ztsd IS PORT (clk,key,rst:in STD_LOGIC。 control:out STD_LOGIC_VECTOR(3 DOWNTO 0))。 sel : in STD_LOGIC。END ponent bianpin。ponent bianpin IS PORT (clk,sub,add,rst:in STD_LOGIC。 keyo:out STD_LOGIC )。七段數(shù)碼管END step_top。 步進電機四相輸出shift:out STD_LOGIC_VECTOR(3 DOWNTO 0)。ENTITY step_top IS PORT (clk,add,sub,sel,rst,startstop:in STD_LOGIC。USE 。圖 圖 /*/步進電機控制模塊車輛與動力工程學(xué)院課程設(shè)計說明書LIBRARY IEEE。keyo=diff。diff=d0 and not d1。END IF。 THEN d1=d0。EVENT AND clk=39。differetial:blockSIGNAL d1,d0:STD_LOGIC。ndly=s nor dly。END PROCESS。END IF。s=d0 and d1。 THEN d1=d0。 THEN IF clkk=39。EVENT AND clk=39。debunce:blockSIGNAL d0,d1,s,r:STD_LOGIC。END IF。039。ELSE t:=t+1。 clkk=39。139。BEGINIF clk39。ARCHITECTURE Behavioral OF anjianqd ISSIGNAL clkk,dly,ndly,dIFf:STD_LOGIC。系統(tǒng)時鐘/輸入按鍵 keyo:out STD_LOGIC )。USE 。USE 。END Behavioral。 END IF。t1=t1+con。 ELSE count=39。139。039。ELSIF rising_edge(clk) THEN IF t1=1000 THEN t1=0。039。END PROCESS。END IF。t:=0。139。ELSIF clk39。039。車輛與動力工程學(xué)院課程設(shè)計說明書PROCESS(clk,rst) 產(chǎn)生按鍵檢測頻率VARIABLE t:integer range 0 to 1499999。con=con1。END IF。 THEN IF con1=2 THEN con1:=con11。ELSIF sub=39。 THEN IF con1=99 THEN con1:=con1+1。 THEN IF add=39。EVENT AND clkk=39。 THEN con1:=1。BEGINIF rst=39。SIGNAL t1:integer range 0 to 1100。SIGNAL clkk:STD_LOGIC:=39。 已變頻率輸出END bianpin。ENTITY bianpin IS PORT (rst,clk,sub,add:in STD_LOGIC。USE 。圖 車輛與動力工程學(xué)院課程設(shè)計說明書圖 /**/變頻模塊LIBRARY IEEE。END block。 END case。9WHEN others=data_led=11111111。7WHEN1000=data_led=10000000。5WHEN0110=data_led=10000010。3WHEN0100=data_led=10011001。1WHEN0010=data_led=10100100。車輛與動力工程學(xué)院課程設(shè)計說明書yima:blockBEGINPROCESS (data_ledin) 譯碼 BEGIN case data_ledin IS WHEN0000=data_led=11000000。END PROCESS。END case。WHEN others=shift=1111。 data_ledin=d2(15 DOWNTO 12)。 t:=t+1。WHEN 10=shift=1011。 data_ledin=d2(7 DOWNTO 4)。 t:=t+1。ELSIF rising_edge(clkkk) THEN case t ISWHEN 00=shift=1110。shift=1111。039。disp:block 轉(zhuǎn)速顯示模塊BEGINPROCESS(clkkk,d2,rst)VARIABLE t:STD_LOGIC_VECTOR(1 DOWNTO 0):=00。END IF。ELSE t:=t+1。ELSIF rising_edge(clk) THEN
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