【正文】 由于自身能力有限，在本設(shè)計(jì)中仍存在很多需要改進(jìn)的不足之處，如在步進(jìn)電機(jī)的插補(bǔ)控制中，沒(méi)有結(jié)合速度控制、驅(qū)動(dòng)器硬件電路中，保護(hù)電路有待完善。本設(shè)計(jì)利用VHDL語(yǔ)言編寫步進(jìn)電機(jī)的控制時(shí)序電路，完成了對(duì)四相混合式步進(jìn)電機(jī)的聯(lián)動(dòng)控制，實(shí)現(xiàn)了步進(jìn)電機(jī)的細(xì)分驅(qū)動(dòng)控制：用按鍵控制步進(jìn)電機(jī)的速度和轉(zhuǎn)動(dòng)方向，按下不同的鍵，分別使步進(jìn)電機(jī)實(shí)現(xiàn)順時(shí)針和逆時(shí)針轉(zhuǎn)一步，連續(xù)按鍵，不僅電機(jī)連續(xù)運(yùn)轉(zhuǎn)，顯示器顯示步進(jìn)電機(jī)的狀態(tài)，同時(shí)電機(jī)轉(zhuǎn)動(dòng)角度也可以用按鍵控制，最少轉(zhuǎn)動(dòng)15176。FPGA是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，使用非常靈活，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。 程序仿真波形圖第5章 總結(jié) 在本次設(shè)計(jì)中我們選用了型號(hào)為TS3103TC1003的步進(jìn)電機(jī)和型號(hào)為 EP1K10T1003的FPGA即現(xiàn)場(chǎng)可編程門陣列來(lái)實(shí)現(xiàn)對(duì)步進(jìn)電機(jī)系統(tǒng)的設(shè)計(jì)和控制。 在仿真過(guò)程中可在QuartusⅡ軟件中來(lái)設(shè)定四相輸入的電平的高低，即為在仿真時(shí)設(shè)置的脈沖分配。：圖 對(duì)于該控制器，我們?cè)O(shè)置的各個(gè)控制信號(hào)均是外部電鍵，此外CP為時(shí)鐘信號(hào)RATE(1...0)調(diào)速方式為：內(nèi)部數(shù)據(jù)選擇器根據(jù)RATE(1...0)值將移位寄存器的時(shí)鐘分別和 CP 及八進(jìn)制計(jì)數(shù)器的輸出端相連，以對(duì) CP 進(jìn)行 8 分頻。由于本身水平有限，設(shè)計(jì)中肯定存在許多不足之處，敬請(qǐng)各位老師批評(píng)指正。同時(shí)本系EDA實(shí)驗(yàn)室的開放也為我的設(shè)計(jì)提供了方便。這段時(shí)間以來(lái)，肖老師以嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度，淵博的學(xué)識(shí)使我受益匪淺，刻苦治學(xué)，誨人不倦的學(xué)風(fēng)和品格對(duì)我影響至深，另我終身難忘。 end behave。 end if。139。039。039。039。039。139。039。039。039。039。139。039。039。039。039。139。139。 p2:process(clk) begin if(clk39。 end if。139。begin p1:process(clk) begin if(clk39。end stepmotor1。entity stepmotor1 isport( clk : in std_logic。use 。提高程序（控制步進(jìn)電機(jī)轉(zhuǎn)速快慢）：library ieee。 end process。 end if。039。039。139。039。039。139。039。039。139。039。039。039。039。039。039。139。 end if。 dstep=39。 cstep=39。 bstep=39。 elsif(abcd=3) then astep=39。 dstep=39。 cstep=39。 bstep=39。 elsif(abcd=2) then astep=39。 dstep=39。 cstep=39。 bstep=39。 elsif(abcd=1) then astep=39。 dstep=39。 cstep=39。 bstep=39。) then正向轉(zhuǎn)動(dòng)， if(abcd=0) then astep=39。) then if(keyorder=39。event and clk_temp=39。 end process。計(jì)數(shù)完畢，計(jì)數(shù)器清0 end if。 abcd=abcd+1。) then if(degree0) then角度大于0，角度計(jì)數(shù)器賦初值 degreecount=degree。event and clk_temp=39。 end process。 end if。轉(zhuǎn)360度，200 elsif(degreecount0) then沒(méi)有鍵按下，同時(shí)degreecount大于零，說(shuō)明上次轉(zhuǎn)動(dòng)任務(wù)還沒(méi)有執(zhí)行完，角度清零。039。) then轉(zhuǎn)180度，100 degree=01100100。 elsif(key180=39。039。) then轉(zhuǎn)45度，25 degree=00011001。 elsif(key45=39。039。) then轉(zhuǎn)9度，5 degree=00000101。 elsif(key9=39。039。) then degree=00000001。) then if(key1_8=39。event and clk=39。 end process。 end if。139。 process(clk) generate clk_temp ，對(duì)clk64分頻 begin if(clk39。 end if。139。 clock signal used internal begin process(clk) accumulate dcount，從0到31計(jì)數(shù) begin if(clk39。 this is used to save degree signal abcd : std_logic_vector(1 downto 0)。 this counter is used to control the speed of the stepmotor signal degreecount : std_logic_vector(7 downto 0)。 cstep and dstep driverend stepmotor。 this key control the stepmotor rotate clockwise or counterclockwise astep,bstep : out std_logic。 18,45 and 90 degree key key180,key360 : in std_logic。 Clock Signal key1_8,key5_4,key9: in std_logic。use 。use 。QuartusⅡ軟件可以將設(shè)計(jì)、綜合、布局和布線以及系統(tǒng)嚴(yán)整全部都整合到一個(gè)無(wú)縫的環(huán)境中，其中還包括和第三方EDA工具的接口。這是設(shè)計(jì)人員首次將FPGA移植到結(jié)構(gòu)化ASIC中，能夠?qū)σ浦惨院蟮男阅芎凸倪M(jìn)行準(zhǔn)確的估算。QuartusⅡ集成環(huán)境包括以下內(nèi)容：系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開發(fā)，可編程邏輯器件設(shè)計(jì)，綜合，布局和布線，驗(yàn)證以及仿真。其中difre1為4分頻的分頻器程序設(shè)計(jì)；difre2為2分頻的控制器程序設(shè)計(jì)；mux4為四選一的選擇器程序設(shè)計(jì)；由mux4輸出一個(gè)時(shí)鐘信號(hào)，即輸入一個(gè)時(shí)鐘信號(hào)到stepmotor，給步進(jìn)電機(jī)一個(gè)脈沖信號(hào)從而驅(qū)動(dòng)步進(jìn)電機(jī)轉(zhuǎn)動(dòng)。根據(jù)需要實(shí)體還可以有配置說(shuō)明語(yǔ)句。至少應(yīng)包括三個(gè)基本組成部分：庫(kù)（Library）、程序包（Package）使用說(shuō)明、實(shí)體（Entity）說(shuō)明和實(shí)體對(duì)應(yīng)的結(jié)構(gòu)體（Architecture)說(shuō)明。 ⑺ 易于共享和重用，產(chǎn)品開發(fā)速度快，成本低。當(dāng)硬件電路的設(shè)計(jì)描述完成以后 ,VHDL 語(yǔ)言允許采用多種不同的器件結(jié)構(gòu)來(lái)實(shí)現(xiàn)。設(shè)計(jì)人員不用首先考慮設(shè)計(jì)時(shí)要用到的器件。用戶可根據(jù)需求對(duì)數(shù)據(jù)類型進(jìn)行自定義，同時(shí)可以隨之對(duì)設(shè)計(jì)進(jìn)行仿真模擬，這樣對(duì)硬件設(shè)計(jì)提供了較大方便。既可單獨(dú)采用寄存器傳輸描述、結(jié)構(gòu)描述 , 也可以采用三者的混合描述方式。 ⑷ VHDL語(yǔ)言系統(tǒng)硬件描述能力強(qiáng)，可獨(dú)立實(shí)現(xiàn)。 ⑶ VHDL 語(yǔ)言設(shè)計(jì)靈活，修改方便。VHDL具有強(qiáng)大的語(yǔ)言結(jié)構(gòu)，只需用簡(jiǎn)單的語(yǔ)言程序就可以描述復(fù)雜的硬件電路。對(duì)于同種硬件電路的VHDL語(yǔ)言，它可以從一個(gè)工作平臺(tái)移植到另一個(gè)平臺(tái)上執(zhí)行。當(dāng)然，作為硬件描述語(yǔ)言中被廣泛應(yīng)用的VHDL語(yǔ)言，相比之下具備了很多其他描述語(yǔ)言不具備的優(yōu)點(diǎn)。 VHDL語(yǔ)言的特點(diǎn)VHDL