【正文】 件之一，一般用作定速控制和定位控制。 隨著深亞微米技術(shù)的發(fā)展，使得一些大系統(tǒng)可以集成在一個(gè)芯片中，另外現(xiàn)場(chǎng)可編程門(mén)陣列FPGA可以進(jìn)行多次編譯。因此改變控制參數(shù)很方便，只需改變相應(yīng)部分的程序即可?，F(xiàn)在對(duì)EDA的概念范疇用的很寬，在機(jī)械、電子、軍事等各個(gè)領(lǐng)域都有應(yīng)用。當(dāng)需要修改FPGA功能時(shí)，只需換一片EPROM。因?yàn)椴竭M(jìn)電機(jī)不需要進(jìn)行模擬/數(shù)字的轉(zhuǎn)換，就可以直接把數(shù)字脈沖信號(hào)轉(zhuǎn)化成角位移，所以其被認(rèn)為是最理想的數(shù)字控制機(jī)床的執(zhí)行元件?？墒窃谌祟惿鐣?huì)進(jìn)入自動(dòng)化時(shí)代的今天，傳統(tǒng)電機(jī)的功能已經(jīng)滿足不了工廠自動(dòng)化和辦公自動(dòng)化等控制系統(tǒng)的需求。另外，微型計(jì)算機(jī)和數(shù)字控制技術(shù)的飛速發(fā)展，也使得步進(jìn)電機(jī)的應(yīng)用推廣到其他領(lǐng)域，比如電加工機(jī)床、小功率機(jī)械加工機(jī)床、測(cè)量?jī)x器、光學(xué)和醫(yī)療儀器以及包裝機(jī)械等。其有以下四個(gè)發(fā)展方向：（1）繼續(xù)走小型化的方向發(fā)展。（3）對(duì)電動(dòng)機(jī)進(jìn)行整體設(shè)計(jì)，即把轉(zhuǎn)自位置的傳感器/相對(duì)編碼器、減速齒輪/減速機(jī)與電動(dòng)機(jī)本身綜合在一起設(shè)計(jì)。同時(shí)，近年來(lái)，隨著嵌入式技術(shù)的發(fā)展，PLD（可編程邏輯器件）在速度和集成度兩方面得到了飛速提升。在設(shè)計(jì)方法上簡(jiǎn)單易行：在FPGA步進(jìn)電機(jī)的控制系統(tǒng)中減少了控制系統(tǒng)設(shè)計(jì)的工作量、大大縮短研制開(kāi)發(fā)周期，和節(jié)約了開(kāi)發(fā)費(fèi)用，而且提高了控制系統(tǒng)的可靠性，具有較高的使用和推廣價(jià)值。它并不是連續(xù)運(yùn)行的而是以固定角度一步一步旋轉(zhuǎn)的電動(dòng)機(jī)，一般情況下每步旋轉(zhuǎn)15176。在有負(fù)載的情況下，啟動(dòng)頻率應(yīng)更低,如果要使電機(jī)達(dá)到高速轉(zhuǎn)動(dòng)，脈沖頻率應(yīng)該有加速過(guò)程，即啟動(dòng)頻率較低，然后按一定加速度升到所希望的高頻。輸入的脈沖頻率決定了步進(jìn)電機(jī)的轉(zhuǎn)速。 驅(qū)動(dòng)步進(jìn)電機(jī)的脈沖頻率的變化規(guī)律當(dāng)改變輸入脈沖的周期時(shí), ABCD 四相繞組脈寬將發(fā)生變化。調(diào)整控制器發(fā)出的脈沖頻率，就可以對(duì)步進(jìn)電機(jī)進(jìn)行調(diào)速。因此,可以通過(guò)FPGA 輸出的方向控制信號(hào)或經(jīng)編程改變輸出脈沖的順序，從而改變各繞組的通電順序來(lái)實(shí)現(xiàn)電機(jī)正反轉(zhuǎn)的控制?！Ｒ蚱涔ぷ麟妷簽?4V，因此用“ULN2003”來(lái)做為驅(qū)動(dòng)。[[] [M].北京：同濟(jì)大學(xué)出版社，1990.] FPGA控制步進(jìn)電機(jī)原理圖 步進(jìn)電機(jī)驅(qū)動(dòng)電路原理圖 方案的選擇 （1）FPGA運(yùn)行速度快FPGA內(nèi)部集成串并收發(fā)器，可以把外部時(shí)鐘倍頻，核心頻率可以達(dá)到數(shù)十Gbps。比如一個(gè)系統(tǒng)可能包含多路“AD/DA”，單片機(jī)就要進(jìn)行仔細(xì)的資源分配，總線隔離，而擁有豐富的I/O資源的FPGA，可以很容易用不同I/O連接各外設(shè) 。而基于FPGA則是把相應(yīng)的邏輯暫時(shí)“固化”為硬件電路了，它對(duì)激勵(lì)作出的響應(yīng)速度就是電信號(hào)的傳播速度，當(dāng)然這指的是“異步邏輯”。ULN2003具有電流增益高，溫度范圍寬，帶負(fù)載能力強(qiáng)，工作電壓高等特點(diǎn),適應(yīng)于各類要求高速大功率驅(qū)動(dòng)的系統(tǒng)。步進(jìn)電機(jī)不像普通電機(jī)和直流電機(jī)一樣可以在常規(guī)狀態(tài)下使用。目前有二相、三相、四相以及五相步進(jìn)電機(jī)。 ⑶ 拍數(shù)——電機(jī)轉(zhuǎn)過(guò)一個(gè)“步距角”所需的脈沖數(shù)。誤差/步距角*100%，4拍運(yùn)行時(shí)在5%以內(nèi)，8拍在15%之內(nèi)。⑵ 步進(jìn)電機(jī)的“動(dòng)態(tài)力矩”取決于電機(jī)運(yùn)行時(shí)的平均電流。⑸ 步進(jìn)電機(jī)外表允許溫度范圍在80176。FPGA主要實(shí)現(xiàn)以下邏輯功能：定時(shí)脈寬門(mén)控、計(jì)數(shù)測(cè)量、地址鎖存、譯碼、總線的驅(qū)動(dòng)和擴(kuò)展以及數(shù)碼顯示的控制等功能。FPGA按邏輯功能塊的基本邏輯構(gòu)造單元的大小，可分為細(xì)粒度結(jié)構(gòu)和粗粒度結(jié)構(gòu)；按互連結(jié)構(gòu)根據(jù)FPGA內(nèi)部的連線結(jié)構(gòu)的不同，分為分段互連型和連續(xù)互連型兩類；按編程特性根據(jù)采用的開(kāi)關(guān)元件的不同，可分為一次編程型和可重復(fù)編程型。掉電后，F(xiàn)PGA恢復(fù)成白片，內(nèi)部邏輯關(guān)系消失，因此，F(xiàn)PGA能夠反復(fù)使用。因此，F(xiàn)PGA的使用非常靈活。 FPGA設(shè)計(jì)經(jīng)過(guò)4個(gè)基本階段：設(shè)計(jì)輸入、設(shè)計(jì)編譯、設(shè)計(jì)驗(yàn)證和器件編程。這里主要使用QuartusII的TIMER進(jìn)行波形仿真，來(lái)驗(yàn)證各子模塊的功能。第3章 程序設(shè)計(jì) 硬件描述語(yǔ)言VHDL硬件描述語(yǔ)言是EDA技術(shù)的重要組成部分，是EDA各種描述方法中最能體現(xiàn)EDA優(yōu)越性的描述方法。VHDL是電子設(shè)計(jì)的主流硬件描述語(yǔ)言。其主要優(yōu)點(diǎn)如下：⑴ VHDL作為硬件描述語(yǔ)言的第一個(gè)國(guó)際標(biāo)準(zhǔn)，其具備了很強(qiáng)的可移植能力。此外，它還具有多層次電路設(shè)計(jì)功能，VHDL 語(yǔ)言能夠同時(shí)支持同步/異步電路的設(shè)計(jì)。由于其設(shè)計(jì)層次較高，可描述系統(tǒng)電路，也可描述邏輯門(mén)電路。[[] [M].西安：西安電子科技大學(xué)出版社，2009.] ⑹ VHDL的系統(tǒng)設(shè)計(jì)與硬件結(jié)構(gòu)無(wú)關(guān)。方便了工藝的轉(zhuǎn)換，也不會(huì)因工藝變化而使描述過(guò)時(shí)。實(shí)體說(shuō)明用于描述該設(shè)計(jì)實(shí)體與外界的接口信號(hào)說(shuō)明，是可視部分；結(jié)構(gòu)體說(shuō)明用于描述該設(shè)計(jì)實(shí)體內(nèi)部工作的邏輯關(guān)系，是不可視部分。 程序設(shè)計(jì)框圖第4章 系統(tǒng)仿真與調(diào)試Altera公司的QuartusⅡ軟件提供了可編程片上系統(tǒng)設(shè)計(jì)的一個(gè)綜合開(kāi)發(fā)環(huán)境，是進(jìn)行可編程片上系統(tǒng)設(shè)計(jì)的基礎(chǔ)。QuartusⅡ軟件支持VHDL的設(shè)計(jì)輸入、基于圖形的設(shè)計(jì)輸入方式以及集成系統(tǒng)設(shè)計(jì)工具。use 。 and degree key key18,key45,key90 : in std_logic。 astep and bstep driver cstep,dstep : out std_logic)。 this is used to counter the steps signal degree : std_logic_vector(7 downto 0)。event and clk=39。 end process。) then if(dcount=11111) then clk_temp=not clk_temp。 process(clk) get the degree，確定角度 begin if(clk39。039。) ，*3 degree=00000011。 elsif(key18=39。039。) then轉(zhuǎn)90度，50 degree=00110010。 elsif(key360=39。 degree=00000000。 process(clk_temp) descend the degreecount角度遞減計(jì)數(shù)， begin if(clk_temp39。 elsif(degreecount0) then角度清0，但是角度計(jì)數(shù)器還沒(méi)有計(jì)數(shù)完，繼續(xù)遞減計(jì)數(shù) degreecount=degreecount1。 end if。139。139。039。039。039。039。139。039。039。 else 反向轉(zhuǎn)動(dòng) if(abcd=0) then astep=39。 cstep=39。 elsif(abcd=1) then astep=39。 cstep=39。 elsif(abcd=2) then astep=39。 cstep=39。 elsif(abcd=3) then astep=39。 cstep=39。 end if。 end behave。use 。architecture behave of stepmotor1 is signal abcd :std_logic_vector(1 downto 0)。)then abcd=abcd+1。event and clk=39。 bstep=39。 dstep=39。 bstep=39。 dstep=39。 bstep=39。 dstep=39。 bstep=39。 dstep=39。 end process。在論文成稿之時(shí)，向xxx表示深深的感謝和敬意。]我們先應(yīng)用QuartusⅡ進(jìn)行仿真。 時(shí)序脈沖分配表將所編寫(xiě)程序有PC機(jī)下載到FPGA中，在QuartusⅡ軟件中可直觀看到高低電平分配情況。因此改變控制參數(shù)相當(dāng)方便，只需改變程序中相應(yīng)部分