【正文】 他們無(wú)私的奉獻(xiàn)是我這生最珍貴的財(cái)富。還有寢室和班上的同學(xué)們也給了我的很大的幫助和關(guān)懷。也讓我為以后積累了不少的經(jīng)驗(yàn)。在設(shè)計(jì)過(guò)程中他多次悉心指導(dǎo)，耐心的講解給了我很大的幫助，對(duì)于設(shè)計(jì)中的錯(cuò)誤他也很細(xì)心認(rèn)真的給我講解并修改。我們感謝我們的蔡老師，您雖然是我們的老師，但是我們更感覺(jué)您是我們的大哥哥，那么平易近人，當(dāng)我們遇到困難時(shí)，那么的耐心告訴我們，謝謝您，蔡老師！當(dāng)然我們也不能忘了幫助過(guò)我們的同學(xué)，一個(gè)人，兩個(gè)人的力量畢竟是有限的！實(shí)習(xí)結(jié)束了，學(xué)到的東西不會(huì)結(jié)束！致 謝畢業(yè)論文的結(jié)束也預(yù)示著我大學(xué)生涯的結(jié)束，回想起來(lái)讓我感慨萬(wàn)千，我永遠(yuǎn)也忘不了在此設(shè)計(jì)中幫助關(guān)懷我的老師和同學(xué)。這樣的設(shè)計(jì)方法不但降低了開(kāi)發(fā)的成本，而且縮短了開(kāi)發(fā)的周期。在應(yīng)用 VHDL 的過(guò)程中讓我們真正領(lǐng)會(huì)到了其并行運(yùn)行與其它軟件順序運(yùn)行的差別及其在電路設(shè)計(jì)上的優(yōu)越性。在設(shè)計(jì)中要求我們要有耐心和毅力，還要細(xì)心，稍不謹(jǐn)慎，一個(gè)小小的錯(cuò)誤就會(huì)導(dǎo)致結(jié)果的不正確，二對(duì)錯(cuò)誤的檢查要求我們要有足夠的耐心。我們積極跟老師溝通，跟同學(xué)交流，最終我們完成了本次實(shí)習(xí)。剛接到汽車(chē)尾燈的控制電路的設(shè)計(jì)這個(gè)題目的時(shí)候，大家剛開(kāi)始有點(diǎn)分歧，但是證明實(shí)踐是消除分歧的最好方法。如果在編譯的過(guò)程中發(fā)現(xiàn)有錯(cuò)誤，則找出并更正錯(cuò)誤，直至編譯成功為止。其次是建立 VHDL 程序文件（選擇 FileNew 打開(kāi)新建文件對(duì)話(huà)框選擇 VHDL File 即可） 。因此汽車(chē)才能同時(shí)出現(xiàn)夜間照明，剎車(chē)，左轉(zhuǎn)或右轉(zhuǎn)的功能，而不能同時(shí)出現(xiàn)左轉(zhuǎn)和右轉(zhuǎn)的功能。低電平時(shí)各指示燈全滅。L，R，S，Y 分別代表左轉(zhuǎn)，右轉(zhuǎn)，剎車(chē)，夜間行駛，輸入都為高電平有效.light1,light2,light3,light4 分別是左轉(zhuǎn)彎，右轉(zhuǎn)彎，剎車(chē)，夜間行駛的指示燈。 END PROCESS。 END IF。 END CASE。 when 10=light2=000。 THEN CASE CNT IS when 00=light2=000。 ELSE IF R=39。 WHEN OTHERS=NULL。 when 01=light2=010。139。 END IF。 END CASE。 when 10=light3=000。 THEN CASE CNT IS when 00=light3=000。 ELSE IF Y=39。 WHEN OTHERS=NULL。 when 01=light3=101。139。 END IF。 END CASE。 when 10=light4=000。 THEN CASE CNT IS when 00=light4=000。 ELSE IF S=39。 WHEN OTHERS=NULL。 when 01=light4=101。139。 end if。 END CASE。 when 10=light1=000。 THEN CASE CNT IS when 00=light1=000。 ELSE IF L=39。 WHEN OTHERS=NULL。 when 01=light1=010。139。139。 uu1:PROCESS(CLK,L,S,Y,R,t) BEGIN IF CLK39。 end if。 if t=10 then t=00。139。process(nclk)begin if nclk39。end if。039。139。 if t1=x2faf080 then t1=x0000000。139。 beginprocess(clk)beginif clk39。signal nclk : std_logic。 end。 light3:OUT std_logic_vector(2 downto 0)。 light1:OUT std_logic_vector(2 downto 0)。 Y:IN STD_LOGIC。 L:IN STD_LOGIC。Use 。Library ieee。第 3 章 設(shè)計(jì)實(shí)現(xiàn)基于可編程的汽車(chē)尾燈控制器由 2 個(gè)模塊組成，分別為：時(shí)鐘分頻模塊、汽車(chē)尾燈主控模塊。，即混合描述。 元件的設(shè)計(jì)與工藝無(wú)關(guān)，與工藝獨(dú)立，方便工藝轉(zhuǎn)換。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是 VHDL 系統(tǒng)設(shè)計(jì)的基本點(diǎn)。VHDL 的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱(chēng)設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱(chēng)可是部分,及端口)和內(nèi)部（或稱(chēng)不可視部分） ，既涉及實(shí)體的內(nèi)部功能和算法完成部分。 硬件描述語(yǔ)言（VHDL） VHDL 簡(jiǎn)介VHDL(VeryHighSpeed Integrated Circuit Hardware Description Language)主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。如果以上的所有過(guò)程都沒(méi)有發(fā)現(xiàn)問(wèn)題，就可以將適配器產(chǎn)生的下載文件通過(guò) FPGA/CPLD 下載電纜載入目標(biāo)芯片中。 功能仿真和時(shí)序仿真。利用 FPGA/CPLD 布局布線(xiàn)適配器將綜合后的網(wǎng)表文件針對(duì)某一具體的目標(biāo)器件進(jìn)行邏輯映射操作，其中包括底層器件配置、邏輯分割、邏輯優(yōu)化、布局布線(xiàn)。利用產(chǎn)生的網(wǎng)表文件進(jìn)行功能仿真，以便了解設(shè)計(jì)描述與設(shè)計(jì)意圖的一致性。將軟件設(shè)計(jì)與硬件的可實(shí)現(xiàn)性?huà)煦^，是將軟件轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。完成設(shè)計(jì)描述后即可通過(guò)編譯器進(jìn)行排錯(cuò)編譯，變成特定的文本格式，為下一步的綜合做準(zhǔn)備。首先利用 EDA 工具的文本或圖形編輯器將設(shè)計(jì)者的設(shè)計(jì)意圖用文本或圖形方式表達(dá)出來(lái)。因此，EDA 技術(shù)是現(xiàn)代電子設(shè)計(jì)的發(fā)展趨勢(shì)。EDA 技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在 EDA 軟件平臺(tái)上，用硬件描述語(yǔ)言 HDL 完成設(shè)計(jì)文件，然后